[论文解读] GNN4REL: Graph Neural Networks for Predicting Circuit Reliability Degradation

Lilas Alrahis, Johann Knechtel+3 more|arXiv (Cornell University)|Aug 4, 2022

Semiconductor materials and devices被引用 4

一句话总结

GNN4REL 提出了一种图神经网络框架，可在无需访问标准单元库、晶体管模型或静态时序分析（STA）的情况下，预测由于工艺波动和器件老化导致的电路可靠性退化。该模型在14nm FinFET工艺模型上进行训练，对每条路径的延迟退化估计误差均低于0.01%，且每条路径的计算仅需数秒。

ABSTRACT

Process variations and device aging impose profound challenges for circuit designers. Without a precise understanding of the impact of variations on the delay of circuit paths, guardbands, which keep timing violations at bay, cannot be correctly estimated. This problem is exacerbated for advanced technology nodes, where transistor dimensions reach atomic levels and established margins are severely constrained. Hence, traditional worst-case analysis becomes impractical, resulting in intolerable performance overheads. Contrarily, process-variation/aging-aware static timing analysis (STA) equips designers with accurate statistical delay distributions. Timing guardbands that are small, yet sufficient, can then be effectively estimated. However, such analysis is costly as it requires intensive Monte-Carlo simulations. Further, it necessitates access to confidential physics-based aging models to generate the standard-cell libraries required for STA. In this work, we employ graph neural networks (GNNs) to accurately estimate the impact of process variations and device aging on the delay of any path within a circuit. Our proposed GNN4REL framework empowers designers to perform rapid and accurate reliability estimations without accessing transistor models, standard-cell libraries, or even STA; these components are all incorporated into the GNN model via training by the foundry. Specifically, GNN4REL is trained on a FinFET technology model that is calibrated against industrial 14nm measurement data. Through our extensive experiments on EPFL and ITC-99 benchmarks, as well as RISC-V processors, we successfully estimate delay degradations of all paths -- notably within seconds -- with a mean absolute error down to 0.01 percentage points.

研究动机与目标

• 解决先进工艺节点中因工艺波动和器件老化对电路时序造成严重影响时，实现准确且高效的可靠性评估挑战。
• 消除设计人员访问专有标准单元库或执行昂贵的蒙特卡洛仿真所带来的需求。
• 通过单一训练好的GNN模型，实现实时且精确的工艺波动和老化引起的延迟退化预测。
• 通过在训练过程中将基于物理的退化和波动模型嵌入GNN，保护代工厂专有的信息。
• 提供一种可扩展、通用的预硅可靠性评估解决方案，适用于多种电路设计。

提出的方法

• GNN4REL 使用图神经网络（GNN）将电路网表建模为异构图，以捕捉晶体管级和路径级的依赖关系。
• 该GNN在经过工业14nm测量数据校准的14nm FinFET工艺模型上进行训练，整合了工艺波动和老化效应。
• 输入特征包括门级网表结构、晶体管类型以及与时间相关的属性，如开关转换时间和负载电容。
• 该模型可预测电路中任意路径的延迟退化统计量（均值、标准差、最大值）。
• 每种工艺节点仅需一次训练，推理阶段每款设计仅耗时数秒，无需传统STA或仿真。
• 该框架在每款设计的1,000条时序路径上进行端到端训练，采用自引用和交叉验证场景，以确保泛化能力。

实验结果

研究问题

• RQ1 基于GNN的模型是否能在不访问标准单元库或STA的情况下，准确预测由工艺波动和器件老化引起的延迟退化？
• RQ2 与传统的蒙特卡洛方法和统计STA相比，GNN4REL在准确性和速度方面表现如何？
• RQ3 GNN4REL能否在不同电路基准测试和RISC-V处理器设计中实现良好泛化，且仅需极少再训练？
• RQ4 不同训练数据划分方式（如自引用与交叉验证）对模型准确性和鲁棒性有何影响？
• RQ5 与传统方法相比，GNN4REL在多大程度上降低了可靠性评估的计算开销？

主要发现

• GNN4REL在所有测试路径上的延迟退化预测中，平均绝对误差仅为0.01个百分点。
• 每款设计的可靠性评估仅需数秒完成，显著快于传统蒙特卡洛仿真，后者每款设计耗时高达2.2小时。
• 该模型在包括ITC-99、EPFL和RISC-V处理器在内的多种基准测试中均表现出良好的泛化能力，无论是在自引用还是交叉验证场景下。
• GNN4REL的训练时间约为每项基准测试2小时，这是一次性成本，可使任何新设计的推理过程快速完成。
• 该框架在推理阶段完全消除了对STA、电路仿真以及专有晶体管模型的访问需求，从而提升了隐私保护和效率。
• 与现有基于机器学习的方法（如Aadam和基于ML的单元库表征）相比，GNN4REL通过避免逐单元训练、仿真依赖和STA调用，展现出更优性能。