[论文解读] Hardware-Efficient Schemes of Quaternion Multiplying Units for 2D Discrete Quaternion Fourier Transform Processors

Aleksandr Cariow, Galina Cariowa+1 more|arXiv (Cornell University)|Jan 1, 2017

Algebraic and Geometric Analysis参考文献 12被引用 1

一句话总结

本文提出三种硬件高效的架构，用于计算二维离散四元数傅里叶变换（2D DQFT）中的基本运算：sq、qt 和 sqt 乘积。通过利用四元数的代数性质，这些设计将乘法器和加法器数量减少至：sq/qt 为 6 个乘法器 + 6 个两输入加法器，sqt 为 9 个乘法器 + 6 个两输入加法器 + 4 个四输入加法器，与标准四元数乘法所需的 16 个乘法器和 12 个加法器相比，显著降低了实现复杂度。

ABSTRACT

In this paper, we offer and discuss three efficient structural solutions for the hardware-oriented implementation of discrete quaternion Fourier transform basic operations with reduced implementation complexities. The first solution: a scheme for calculating sq product, the second solution: a scheme for calculating qt product, and the third solution: a scheme for calculating sqt product, where s is a so-called i-quaternion, t is an j-quaternion, and q is an usual quaternion. The direct multiplication of two usual quaternions requires 16 real multiplications (or two-operand multipliers in the case of fully parallel hardware implementation) and 12 real additions (or binary adders). At the same time, our solutions allow to design the computation units, which consume only 6 multipliers plus 6 two input adders for implementation of sq or qt basic operations and 9 binary multipliers plus 6 two-input adders and 4 four-input adders for implementation of sqt basic operation.

研究动机与目标

• 降低二维离散四元数傅里叶变换（2D DQFT）处理器中核心运算的硬件复杂度。
• 解决标准四元数乘法带来的高资源需求问题，其需要 16 个乘法器和 12 个加法器。
• 为三种关键运算（sq、qt 和 sqt 乘积）设计专用计算单元，分别使用 i-四元数、j-四元数和常规四元数输入。
• 在保持正确四元数算术运算的前提下，显著减少乘法器和加法器数量。

提出的方法

• 提出一种专用架构，用于计算 sq 乘积（s × q），其中 s 为 i-四元数，q 为标准四元数，仅使用 6 个乘法器和 6 个两输入加法器。
• 设计专用单元用于 qt 乘积（q × t），其中 t 为 j-四元数，同样需要 6 个乘法器和 6 个两输入加法器。
• 引入一种复合架构用于 sqt 乘积（s × q × t），利用 9 个乘法器、6 个两输入加法器和 4 个四输入加法器，以最小化资源使用。
• 利用 i-四元数和 j-四元数乘法特有的代数简化，消除冗余运算，降低计算负载。
• 优化数据通路和控制逻辑，以支持 DQFT 应用中的高效流水线处理和并行处理。
• 采用模块化设计方法，便于可扩展地集成到更大的 2D DQFT 处理器系统中。

实验结果

研究问题

• RQ1 能否通过利用 i-四元数和 j-四元数的结构特性，降低 2D DQFT 中四元数乘法的计算复杂度？
• RQ2 在硬件中高效实现 sq、qt 和 sqt 乘积运算所需的最少乘法器和加法器数量是多少？
• RQ3 与标准的 16 个乘法器、12 个加法器实现方式相比，所提出的架构在面积和延迟方面表现如何？
• RQ4 所提出的方案是否能在实现显著硬件缩减的同时保持数值精度？

主要发现

• 所提出的 sq 和 qt 乘积单元仅需 6 个乘法器和 6 个两输入加法器，与标准的 16 个乘法器方法相比，乘法器数量减少 62.5%。
• sqt 乘积单元使用 9 个乘法器和 6 个两输入加法器，外加 4 个四输入加法器，乘法器使用量减少 43.8%。
• 这些设计在实现所有三种运算（sq、qt 和 sqt）时均保持完全的功能正确性，同时最大限度减少硬件资源消耗。
• 所提出的架构因其结构规则且模块化，适合集成到全并行或流水线化的 2D DQFT 处理器中。
• 硬件复杂度的降低使得功耗更低、面积更小，这对嵌入式和实时信号处理应用至关重要。
• 该方法表明，四元数乘法中的代数简化可带来显著的效率提升，且不损失精度。