[论文解读] Hardware optimized parity check gates for superconducting surface codes

Matthew J. Reagor, Thomas C. Bohdanowicz+3 more|arXiv (Cornell University)|Nov 11, 2022

Quantum Computing Algorithms and Architecture被引用 4

一句话总结

该论文为超导表面码提出了一种硬件优化的奇偶校验（HOP）门，利用单个五量子比特纠缠门通过同时累积多量子比特条件相位来执行稳定算符测量。与标准表面码的 $0.79\times10^{-3}$ 相比，HOP方案实现了更高的逻辑错误阈值 $1.25\times10^{-3}$，尽管在物理错误率降低时错误抑制速度更慢，但表现出更强的鲁棒性。

ABSTRACT

Error correcting codes use multi-qubit measurements to realize fault-tolerant quantum logic steps. In fact, the resources needed to scale-up fault-tolerant quantum computing hardware are largely set by this task. Tailoring next-generation processors for joint measurements, therefore, could result in improvements to speed, accuracy, or cost -- accelerating the development large-scale quantum computers. Here, we motivate such explorations by analyzing an unconventional surface code based on multi-body interactions between superconducting transmon qubits. Our central consideration, Hardware Optimized Parity (HOP) gates, achieves stabilizer-type measurements through simultaneous multi-qubit conditional phase accumulation. Despite the multi-body effects that underpin this approach, our estimates of logical faults suggest that this design can be at least as robust to realistic noise as conventional designs. We show a higher threshold of $1.25 imes 10^{-3}$ compared to the standard code's $0.79 imes 10^{-3}$. However, in the HOP code the logical error rate decreases more slowly with decreasing physical error rate. Our results point to a fruitful path forward towards extending gate-model platforms for error correction at the dawn of its empirical development.

研究动机与目标

• 为超导transmon量子比特量身定制一种硬件优化的纠错方案。
• 通过用单个多体门替代多门稳定算符测量序列，降低容错量子计算的资源开销。
• 评估超导电路中的多体相互作用是否能实现与传统表面码相当或更优的错误阈值。
• 探索在面向硬件的纠错架构中，阈值性能与逻辑错误率标度之间的权衡。

提出的方法

• HOP门利用可调耦合器，在方形晶格中诱导中心稳定算符检测量子比特与四个相邻数据量子比特之间产生强且非简并的 $ZZ$ 相互作用。
• 该协议首先对检测量子比特施加Hadamard门，随后在 $ZZ$ 相互作用哈密顿量下演化系统，根据数据量子比特的偶 parity 条件性累积相位，最后再施加一次Hadamard门，以在 $Z$ 基下测量奇偶性。
• 在 $ZZ$ 相互作用下，五量子比特系统的演化等价于四个CZ门的序列，从而无需单独的两量子比特纠缠门即可实现奇偶性测量。
• 该方法借鉴了离子阱Mølmer-Sørensen门的对偶形式，并通过 $ZZ$-耦合动力学将其适配至超导量子比特。
• 使用单结果Pauli通道模型模拟逻辑错误率，并对高阶项进行修正，以 $O(p^3)$ 精度近似多量子比特Pauli噪声。
• 在对数空间中使用线性拟合，外推超出模拟码距离的逻辑错误率，估算 $m(d)$ 和 $\log c(d)$ 在 $d > 21$ 时的值。

实验结果

研究问题

• RQ1 单个五量子比特纠缠门能否替代表面码中稳定算符测量的多门序列？
• RQ2 面向硬件优化的多体门设计是否能实现高于传统表面码的错误阈值？
• RQ3 与标准表面码相比，HOP码的逻辑错误率如何随物理错误率变化？
• RQ4 在现实噪声条件下，超导电路中的多体相互作用在多大程度上能维持容错性？

主要发现

• HOP码实现了 $1.25\times10^{-3}$ 的逻辑错误阈值，超过标准表面码的 $0.79\times10^{-3}$。
• 随着物理错误率降低，HOP码的逻辑错误率下降速度慢于标准码，表现为指数项 $m_{HOP}(d) = 0.53d - 0.71$ 与 $m_{Std}(d) = 0.56d - 0.406$ 的对比。
• 前导系数 $\log c_{HOP}(d) = 1.56d - 3.11$ 的增长速度慢于 $\log c_{Std}(d) = 1.77d - 2.73$，表明在大码距离下逻辑错误率具有更优的标度特性。
• HOP门设计等价于四个CZ门的序列，通过单次相干演化实现奇偶性测量，减少了门数和错误累积。
• 通过顺序单结果通道近似五量子比特Pauli通道，实现了 $O(p^3)$ 精度，验证了在低错误率下的模拟保真度。
• 外推模拟表明，HOP码在阈值与错误抑制速率之间保持了有利的权衡，支持其在大规模容错量子计算中的可行性。