[论文解读] Hardware-Tailored Diagonalization Circuits

Daniel Miller, Laurin E. Fischer+6 more|arXiv (Cornell University)|Mar 7, 2022

Quantum Computing Algorithms and Architecture被引用 7

一句话总结

本文提出了一套理论框架，用于构建针对硬件的（HT）对角化电路，以在连通性受限的NISQ设备上最小化两比特门开销。通过利用基于图的稳定子形式化和硬件感知的Clifford电路合成方法，该方法可实现对可交换泡利算符的高效同时测量，与传统张量积基（TPB）方法相比，在基准哈密顿量上可将所需电路执行次数（shots）减少高达30%。该方法已在IBM Quantum的127量子比特处理器上完成实验验证。

ABSTRACT

A central building block of many quantum algorithms is the diagonalization of Pauli operators. Although it is always possible to construct a quantum circuit that simultaneously diagonalizes a given set of commuting Pauli operators, only resource-efficient circuits can be executed reliably on near-term quantum computers. Generic diagonalization circuits, in contrast, often lead to an unaffordable Swap gate overhead on quantum devices with limited hardware connectivity. A common alternative is to exclude two-qubit gates altogether. However, this comes at the severe cost of restricting the class of diagonalizable sets of Pauli operators to tensor product bases (TPBs). In this article, we introduce a theoretical framework for constructing hardware-tailored (HT) diagonalization circuits. Our framework establishes a systematic and highly flexible procedure for tailoring diagonalization circuits with ultra-low gate counts. We highlight promising use cases of our framework and - as a proof-of-principle application - we devise an efficient algorithm for grouping the Pauli operators of a given Hamiltonian into jointly-HT-diagonalizable sets. For several classes of Hamiltonians, we observe that our approach requires fewer measurements than conventional TPB approaches. Finally, we experimentally demonstrate that HT circuits can improve the efficiency of estimating expectation values with cloud-based quantum computers.

研究动机与目标

• 解决在连通性受限的NISQ设备上，通用对角化电路中两比特门和Swap门开销过高的问题。
• 开发一种框架，用于构建资源高效、硬件感知的Clifford电路，以同时对角化可交换泡利算符。
• 减少在变分量子算法（如VQE）中估计期望值所需量子电路执行次数（shots）。
• 通过整合设备特定的连通性约束，实现泡利分组在张量积基（TPB）之外的实用可扩展性。
• 在真实IBM Quantum硬件上实验验证理论优势，证明在减少资源需求方面的实际效益。

提出的方法

• 该框架使用基于图的稳定子形式化来表示可交换泡利算符集合，并通过将电路系统分解为单量子比特Clifford门和最小化、连通性感知的两比特门层，构建HT对角化电路。
• 将问题表述为泡利相互作用图上的图着色任务，其中边表示非对易对，寻找与设备耦合匹配的最优可交换子集（HT-集合）。
• 该方法采用泡利算符的二元代数表示，并利用稳定子形式化以确保酉等价性和高效电路合成。
• 引入定制化电路构建方法，通过将两比特门布局与原生量子比特耦合对齐，最小化CNOT门数量并避免不必要的SWAP门。
• 该方法可与现有泡利分组工作流集成，通过将分组优化为HT-集合而非标准TPB或一般可交换集合，实现执行次数（shots）的减少。
• 该框架支持任意硬件连通性，并通过构造性算法实现，可将泡利集合映射为具有最少两比特门数量的稳定子态。

实验结果

研究问题

• RQ1 能否构建一种针对硬件的对角化电路框架，以在连通性受限的NISQ设备上最小化两比特门开销？
• RQ2 与传统的TPB或一般可交换（GC）分组方法相比，HT-对角化方法在所需量子电路执行次数（shots）上表现如何？
• RQ3 HT-对角化在保持可同时测量可交换泡利算符能力的同时，能在多大程度上减少电路深度和门数？
• RQ4 所提出的框架能否在真实量子硬件上实验验证，证明其在减少执行次数和提升电路效率方面的实际优势？
• RQ5 硬件特定的连通性对变分量子算法中对角化电路的结构和效率有何影响？

主要发现

• 在测试的哈密顿量上，HT-对角化框架相比传统的基于TPB的分组方法，将所需电路执行次数（shots）减少了高达30%，在高复杂度组中表现尤为显著。
• 对于氢分子及其他基准哈密顿量，该方法相比TPB分组实现了20–30%的执行次数减少，且电路深度增加可忽略。
• 在IBM的127量子比特ibm_washington处理器上的实验结果证实了理论预测，显示出一致的执行次数节省和期望值估计中更高的保真度。
• 该框架成功避免了在线性连接量子比特架构中昂贵的SWAP门开销，CNOT门数量与原生连通性约束完全匹配。
• HT-集合的最优执行次数分配比例始终低于TPB和GC分组，其中第7组（0.10295）和第31组（0.01218）的方差最低。
• 该方法可高效对角化非TPB可交换集合，将泡利分组的可行范围扩展至超越按量子比特可交换（QWC）结构的领域。