[论文解读] Hier-RTLMP: A Hierarchical Automatic Macro Placer for Large-scale Complex IP Blocks

Andrew B. Kahng, Ravi Varadarajan+1 more|arXiv (Cornell University)|Apr 23, 2023

Embedded Systems Design Techniques被引用 4

一句话总结

Hier-RTLMP 是一种分层宏单元布局工具，通过将逻辑层次结构转换为多级物理层次结构，自动为包含数百个宏单元的大规模RTL设计生成高质量版图，实现核心区域宏单元铺砌，同时保持数据流拓扑和电源网格效率。其运行时间比RTL-MP快13倍，在后布线时序和线长指标上优于RTL-MP和一款领先的商业工具。

ABSTRACT

In a typical RTL to GDSII flow, floorplanning or macro placement is a critical step in achieving decent quality of results (QoR). Moreover, in today's physical synthesis flows (e.g., Synopsys Fusion Compiler or Cadence Genus iSpatial), a floorplan .def with macro and IO pin placements is typically needed as an input to the front-end physical synthesis. Recently, with the increasing complexity of IP blocks, and in particular with auto-generated RTL for machine learning (ML) accelerators, the number of hard macros in a single RTL block can easily run into the several hundreds. This makes the task of generating an automatic floorplan (.def) with IO pin and macro placements for front-end physical synthesis even more critical and challenging. The so-called peripheral approach of forcing macros to the periphery of the layout is no longer viable when the ratio of the sum of the macro perimeters to the floorplan perimeter is large, since this increases the required stacking depth of macros. In this paper, we develop a novel multilevel physical planning approach that exploits the hierarchy and dataflow inherent in the design RTL, and describe its realization in a new hierarchical macro placer, Hier-RTLMP. Hier-RTLMP borrows from traditional approaches used in manual system-on-chip (SoC) floorplanning to create an automatic macro placement for use with large IP blocks containing very large numbers of hard macros. Empirical studies demonstrate substantial improvements over the previous RTL-MP macro placement approach, and promising post-route improvements relative to a leading commercial place-and-route tool.

研究动机与目标

• 应对复杂、自动生成的RTL设计中宏单元布局日益增长的挑战，特别是针对机器学习加速器，传统周边布局方式会导致堆叠深度过大和线长过长。
• 克服现有工具（如RTL-MP）的局限性，后者在包含数百个宏单元的大规模设计中失效，且依赖单层物理层次结构。
• 实现自动、高质量的宏单元布局，尊重数据流拓扑结构，并通过允许核心区域宏单元铺砌，支持高效的电源网格生成，而不仅限于外围区域。
• 开发一种可扩展的多级物理规划框架，模仿专家SoC版图规划实践，同时完全自动化并兼容工业级P&R流程。

提出的方法

• 利用自适应聚类引擎，基于功能和数据流关系将逻辑RTL层次结构转换为多级物理层次结构，通过各层级的尺寸阈值控制聚类创建。
• 提出一种新颖的两阶段形状生成引擎：自底向上的分析，根据子聚类确定可行的聚类形状；随后自顶向下的优化，受父聚类轮廓约束。
• 逐级执行分层宏单元布局，在物理聚类边界内对宏单元组进行布局与铺砌，以最小化线长并支持可布线性。
• 采用加权成本函数，综合归一化线长、时序余量（WNS/TNS）和拥塞度，通过10至50次试验自动调优参数（如段数φ、边界权重ζ），以优化质量指标。
• 与Cadence Innovus 21.1集成，进行完整P&R流程验证，包括时钟树综合与后布线优化，以评估真实场景下的PPA影响。
• 利用OpenROAD基础设施实现开源部署，提供公开的运行脚本和配置支持，确保可复现性与社区使用。

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实验结果

研究问题

• RQ1 通过在核心区域实现宏单元铺砌并保持数据流拓扑结构，分层宏单元布局是否能在包含数百个宏单元的设计中超越仅限周边布局的方式？
• RQ2 与RTL-MP等单层方法相比，基于RTL逻辑层次结构生成的多级物理层次结构在可扩展性和布局质量方面有何提升？
• RQ3 在多样化的工业级与开源设计中，自动参数调优（φ, ζ）在多大程度上能改善后布线时序与拥塞指标？
• RQ4 完全自动化的宏单元布局工具是否能在显著降低运行时间一个数量级以上的同时，实现优于商业工具的PPA表现？

主要发现

• 在RTL-MP仍可运行的测试用例中，Hier-RTLMP的运行时间相比RTL-MP减少13倍，展现出显著的可扩展性提升。
• 在Ariane（NG45）设计中，与商业工具相比，Hier-RTLMP在后布线阶段将WNS改善24%（从-97 ps提升至-76 ps），TNS改善45%（从-55 ns提升至-30 ns）。
• 在CA53（GF12）设计中，与商业工具相比，Hier-RTLMP将归一化线长减少10%（从1.08降至1.07），TNS改善17%（从-167 ns提升至-140 ns）。
• 通过50次试验的自动调优（$autotune_{50}^{*}$）在所有测试中均优于默认参数或10次试验调优，且最佳配置均在设计空间探索中被成功发现。
• 最佳自动调优配置（$autotune_{50}^{*}$）在Ariane设计中实现WNS改善至-76 ps，在CA53设计中实现WNS改善至-0.25 ps，且对面积和功耗影响极小，表明其在不同工艺节点下的鲁棒性。
• 由Hier-RTLMP生成的后布线布局表现出更优的拥塞指标，关键设计中的平均水平与垂直拥塞程度均有所降低，表明其具备更好的可布线性。

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