[论文解读] Hierarchical memories: Simulating quantum LDPC codes with local gates

Christopher A. Pattison, Anirudh Krishna+1 more|arXiv (Cornell University)|Mar 8, 2023

Quantum Computing Algorithms and Architecture被引用 6

一句话总结

该论文提出了一种分层量子LDPC码，通过将恒定速率的量子LDPC码与表面码级联，仅使用最近邻二维门实现容错量子存储。通过在双层架构中级联这些码，该方案实现了逻辑故障率的超多项式抑制——具体而言，字错误率按 exp(−Θ[N^δ / log²^δ(N)]) 的方式衰减——并在实际噪声假设下，尤其在低物理错误率时，优于基本表面码编码。

ABSTRACT

Constant-rate low-density parity-check (LDPC) codes are promising candidates for constructing efficient fault-tolerant quantum memories. However, if physical gates are subject to geometric-locality constraints, it becomes challenging to realize these codes. In this paper, we construct a new family of $[[N,K,D]]$ codes, referred to as hierarchical codes, that encode a number of logical qubits $K = Ω(N/\log(N)^2)$. The N-th element of this code family is obtained by concatenating a constant-rate quantum LDPC code with a surface code; nearest-neighbor gates in two dimensions are sufficient to implement the corresponding syndrome-extraction circuit and achieve a threshold. Below threshold the logical failure rate vanishes superpolynomially as a function of the distance $D(N)$. We present a bilayer architecture for implementing the syndrome-extraction circuit, and estimate the logical failure rate for this architecture. Under conservative assumptions, we find that the hierarchical code outperforms the basic encoding where all logical qubits are encoded in the surface code.

研究动机与目标

• 设计一种仅使用最近邻二维门的容错量子存储架构，克服量子LDPC码在几何局域性上的约束。
• 构建一个码族，仅使用局部门编码 K = Ω(N / log²N) 个逻辑量子比特，实现可扩展的恒定速率编码。
• 证明分层级联LDPC码与表面码可实现阈值，并在保守噪声模型下实现逻辑错误的超多项式抑制。
• 在固定总物理量子比特数和实际噪声参数下，比较分层码与基本表面码编码在逻辑故障率方面的性能。

提出的方法

• 通过将恒定速率的量子LDPC码与表面码级联构建分层码 HN，其中外码的每个逻辑量子比特对应一个表面码模块。
• 提出双层架构以实现校验值提取电路 CHN，使用最近邻门和范围为 R 的物理SWAP操作来路由量子比特。
• 校验值提取电路的深度受 O(√N / R) 限制，逻辑错误率在保守假设下进行分析，包括从辅助量子比特到数据量子比特的错误传播。
• 分析假设物理错误率为 p_phys，并推导出轮次错误率 pround 作为电路深度的多项式，从而估算完整码的字错误率（WER）。
• 探索了错误缓解策略，包括使用非对称表面码以实现噪声偏置，以及提高SWAP门保真度以降低外码的故障率。
• 解码策略假设不使用内码校验信息，但论文讨论了通过联合解码内码与外码实现潜在改进的可能性。

实验结果

研究问题

• RQ1 能否仅使用最近邻二维门实现恒定速率的量子LDPC码，同时保持逻辑错误抑制的阈值？
• RQ2 在实际噪声模型下，LDPC码与表面码的分层级联是否能实现逻辑故障率的超多项式抑制？
• RQ3 当两者使用相同总数的物理量子比特时，分层码在逻辑错误率方面与基本表面码编码相比表现如何？
• RQ4 从一级辅助量子比特到数据量子比特的错误传播如何影响外码的有效距离，以及如何缓解？
• RQ5 SWAP门保真度或解码策略的改进是否能显著提升分层码的性能？

主要发现

• 分层码 HN 仅使用最近邻二维门，编码了 K = Ω(N / log²N) 个逻辑量子比特，实现了可扩展的恒定速率编码。
• HN的字错误率（WER）以 exp(−Θ[N^δ / log²^δ(N)]) 的方式超多项式衰减，其中 d(n) = Θ(n^δ) 是底层LDPC码的距离。
• 在物理错误率低于交叉点时，分层码在相同总物理量子比特数下，其逻辑故障率优于基本表面码编码。
• 从Level-1辅助量子比特到数据量子比特的错误传播使外码有效距离降低 ∆g 倍，但可通过使用非对称表面码实现噪声偏置来缓解。
• 提高物理SWAP操作的保真度可显著降低外码的故障率，后者对外部路由深度极为敏感。
• 该分层架构通过将突发错误转化为外码层面的擦除类错误，有效处理了突发错误，这些错误可被外码解码器纠正。