[论文解读] High Level Synthesis with a Dataflow Architectural Template

Shaoyi Cheng, John Wawrzynek|arXiv (Cornell University)|Jun 21, 2016

Embedded Systems Design Techniques参考文献 5被引用 6

一句话总结

本文提出了一种高级综合（HLS）框架，在生成硬件之前，将高级C/C++代码映射到数据流架构模板，从而实现高效的流水线处理和内存访问与计算的重叠。利用最先进的HLS工具，该方法在FPGA平台上相比传统HLS实现了高达9倍的性能提升，通过利用固有的数据流并行性。

ABSTRACT

In this work, we present a new approach to high level synthesis (HLS), where high level functions are first mapped to an architectural template, before hardware synthesis is performed. As FPGA platforms are especially suitable for implementing streaming processing pipelines, we perform transformations on conventional high level programs where they are turned into multi-stage dataflow engines [1]. This target template naturally overlaps slow memory data accesses with computations and therefore has much better tolerance towards memory subsystem latency. Using a state-of-the-art HLS tool for the actual circuit generation, we observe up to 9x improvement in overall performance when the dataflow architectural template is used as an intermediate compilation target.

研究动机与目标

• 通过减少内存延迟瓶颈，提升FPGA平台上的高级综合（HLS）性能。
• 解决传统HLS在处理内存密集型工作负载时因内存访问调度不佳而导致的效率低下问题。
• 探索将数据流架构模板作为中间编译目标，以实现更好的流水线处理和资源利用率。
• 评估将高级程序转换为多级数据流引擎是否能显著提升FPGA上的吞吐量。
• 证明架构模板化技术可在无需低层硬件设计的情况下实现性能提升。

提出的方法

• 将传统的高级C/C++程序转换为天然支持流水线执行的多级数据流引擎。
• 将高级函数映射到预定义的数据流架构模板，以指导资源分配和调度。
• 利用数据流模板将缓慢的内存访问与计算重叠，减少空闲周期。
• 在模板化设计上应用标准HLS工具以生成最终的RTL，保持性能增益。
• 采用最先进的HLS工具链，从数据流优化的中间表示合成最终硬件。
• 在FPGA平台上验证该方法，以测量相比基线HLS流程的性能提升。

实验结果

研究问题

• RQ1 数据流架构模板能否提升基于FPGA加速器的高级综合性能？
• RQ2 通过将高级代码重构为数据流流水线，内存延迟能在多大程度上被隐藏？
• RQ3 与传统HLS相比，所提出的模板在吞吐量和资源使用方面表现如何？
• RQ4 该架构模板化方法可实现的最大性能增益是多少？
• RQ5 该方法在无需手动低层优化的情况下，是否能在多种工作负载上实现可扩展性？

主要发现

• 所提出的数据流架构模板相比传统HLS流程，可实现高达9倍的整体性能提升。
• 该方法有效实现了内存访问延迟与计算的重叠，显著减少了流水线中的空闲时间。
• 性能增益的实现无需修改底层HLS工具链，仅依赖于中间表示的转换。
• 该方法对FPGA加速器中常见的流式处理和数据并行工作负载具有显著有效性。
• 数据流模板作为一种可移植且可重用的抽象，显著提升了HLS中的开发效率和性能。
• 结果表明，架构模板化是一种可行且高效的面向性能的HLS编译策略。