[论文解读] High Speed and Area Efficient 2D DWT Processor based Image Compression" Signal & Image Processing

Sugreev Kaur, Rajesh Mehra|arXiv (Cornell University)|Jan 3, 2011

Advanced Data Compression Techniques参考文献 4被引用 3

一句话总结

本文提出了一种基于FPGA的高速、面积高效的二维离散小波变换（DWT）处理器，采用流水线部分串行架构，用于图像压缩。在Xilinx Spartan 3E（XC3S500E-4fg320）上实现，该设计在117 mW功耗下实现231 MHz运行频率，相比先前工作提升15%速度，同时降低资源占用。

ABSTRACT

This paper presents a high speed and area efficient DWT processor based design for Image Compression applications. In this proposed design, pipelined partially serial architecture has been used to enhance the speed along with optimal utilization and resources available on target FPGA. The proposed model has been designed and simulated using Simulink and System Generator blocks, synthesized with Xilinx Synthesis tool (XST) and implemented on Spartan 2 and 3 based XC2S100-5tq144 and XC3S500E-4fg320 target device. The results show that proposed design can operate at maximum frequency 231 MHz in case of Spartan 3 by consuming power of 117mW at 28 degree/c junction temperature. The result comparison has shown an improvement of 15% in speed.

研究动机与目标

• 解决实时多媒体和互联网应用中对高性能、低功耗图像压缩的需求。
• 克服基于DCT压缩的局限性，如块效应失真以及在高比率压缩下的主观质量差。
• 设计一种在图像质量和计算效率方面优于传统DCT方法的小波变换处理器。
• 针对FPGA平台实现实时图像处理，优化硬件资源使用和吞吐量。
• 利用现代FPGA上的流水线部分串行架构，实现高速运行并保持极低功耗。

提出的方法

• 采用流水线部分串行架构以提升吞吐量并减少资源占用。
• 通过可分离方法实现二维DWT：先沿行方向应用一维DWT，再沿列方向应用。
• 采用基于提升的小波变换，结合哈尔小波滤波器，实现高效计算并降低硬件复杂度。
• 使用Simulink中的System Generator模块进行系统建模，并通过Xilinx综合工具（XST）进行综合。
• 在Spartan 2（XC2S100-5tq144）和Spartan 3E（XC3S500E-4fg320）FPGA上实现，以进行性能与资源占用的对比。
• 利用XPower工具估算功耗，并通过时序分析确定最大工作频率。

实验结果

研究问题

• RQ1 流水线部分串行DWT架构是否能实现比现有设计更高的速度和更好的面积效率？
• RQ2 与先前基于FPGA的实现相比，所提出的DWT处理器在最大工作频率和资源利用率方面表现如何？
• RQ3 在28°C结温下，所提出的DWT处理器的功耗是多少？
• RQ4 使用现代FPGA（Spartan 3E）是否相比旧型FPGA平台（Spartan 2）带来显著性能提升？
• RQ5 与基于DCT的方法相比，所提出的设计在高比率压缩下减少块效应失真并提升图像质量的程度如何？

主要发现

• 在基于Spartan 3E的XC3S500E-4fg320 FPGA上实现时，所提出的DWT处理器最大工作频率达到231.26 MHz。
• 在28°C结温下，功耗仅为117 mW，表现出极低的功耗特性。
• 资源占用显著降低，Spartan 3E器件上仅使用272个查找表单元（slices）、498个触发器（flip-flops）和334个LUTs。
• 与参考设计[8]相比，速度提升15%，后者在Virtex-II FPGA上运行于201.092 MHz。
• Spartan 3E平台上的实现仅使用5%的可用查找表单元，而Spartan 2平台为23%，表明面积效率显著提升。
• 时序分析确认最小周期为4.324 ns，支持高吞吐量图像处理，适用于实时应用。