[论文解读] High Speed Multiple Valued Logic Full Adder Using Carbon Nano Tube Field Effect Transistor

A.N. Moulai Khatir, Shaghayegh Abdolahzadegan+1 more|arXiv (Cornell University)|Apr 2, 2011

Advancements in Semiconductor Devices and Circuit Design参考文献 11被引用 6

一句话总结

本文提出了一种基于碳纳米管场效应晶体管（CNFETs）的高速多值逻辑（MVL）全加器，采用14个晶体管和3个电容，实现了性能提升。与现有方案相比，该设计在0.65V和0.9V电压下功耗更低，延迟能量积（PDP）更小，展现出更高的能效和运算速度优势。

ABSTRACT

High speed Full-Adder (FA) module is a critical element in designing high performance arithmetic circuits. In this paper, we propose a new high speed multiple-valued logic FA module. The proposed FA is constructed by 14 transistors and 3 capacitors, using carbon nano-tube field effect transistor (CNFET) technology. Furthermore, our proposed technique has been examined in different voltages (i.e., 0.65v and 0.9v). The observed results reveal power consumption and power delay product (PDP) improvements compared to existing FA counterparts

研究动机与目标

• 利用新兴的CNFET技术设计一种用于高性能算术电路的高速全加器。
• 通过降低功耗和延迟能量积（PDP），提升多值逻辑（MVL）电路的能效。
• 在不同电源电压（0.65V和0.9V）下评估所提出的MVL全加器的性能。
• 展示基于CNFET的MVL逻辑相较于传统CMOS全加器的可行性与优势。

提出的方法

• 所提出的全加器采用14个CNFET和3个电容，以支持多值逻辑运算。
• 该设计利用碳纳米管场效应晶体管（CNFETs）的优异电学特性，如高电子迁移率和低漏电流。
• 在两种电源电压（0.65V和0.9V）下对电路进行仿真与分析，以评估性能权衡。
• 功耗和延迟能量积（PDP）作为关键性能指标，用于与现有全加器设计进行比较。
• MVL架构可提升每根信号线的数据密度，减少所需互连数量，从而提高速度。
• 电容的使用有助于维持多值逻辑状态下的信号保持和电压电平稳定。

实验结果

研究问题

• RQ1 在低电源电压下，所提出的基于CNFET的MVL全加器与现有全加器相比，功耗表现如何？
• RQ2 工作电压（0.65V与0.9V）对所提出的MVL全加器的延迟能量积（PDP）有何影响？
• RQ3 基于CNFET的MVL逻辑能否实现比传统CMOS全加器更高的能效？
• RQ4 电容在所提出全加器设计中对稳定多值逻辑电平起到何种作用？
• RQ5 14个晶体管的晶体管数量如何影响所提出MVL全加器的面积与延迟权衡？

主要发现

• 所提出的基于CNFET的MVL全加器在0.65V和0.9V电源电压下，功耗均低于现有全加器设计。
• 所提出设计的延迟能量积（PDP）显著降低，表明能效得到提升。
• 在0.65V和0.9V下的性能评估结果表明，PDP和功耗效率在不同电压水平下均保持一致提升。
• CNFET的使用实现了更快的开关速度和更低的漏电流，从而提升了整体速度和能效。
• 集成3个电容增强了多值逻辑状态下的信号稳定性，支持可靠运行。
• 该设计展示了在未来的纳米尺度计算系统中，使用CNFET实现高速、低功耗算术逻辑单元的可行性。