[论文解读] High Speed Reconfigurable FFT Design by Vedic Mathematics

Ashish Raman, Anvesh Kumar+1 more|arXiv (Cornell University)|Jun 14, 2010

Numerical Methods and Algorithms参考文献 2被引用 14

一句话总结

本文提出了一种基于吠陀数学的高速可重构FFT架构——具体采用Urdhava Triyakbhyam乘法算法，以提升计算效率。通过将4x4位乘法分解为更小的2x2位乘法器，并支持运行时可重构，该设计在FPGA平台上的实现相比传统FFT方案实现了更高的速度和更低的面积开销。

ABSTRACT

The Fast Fourier Transform (FFT) is a computationally intensive digital signal processing (DSP) function widely used in applications such as imaging, software-defined radio, wireless communication, instrumentation. In this paper, a reconfigurable FFT design using Vedic multiplier with high speed and small area is presented. Urdhava Triyakbhyam algorithm of ancient Indian Vedic Mathematics is utilized to improve its efficiency. In the proposed architecture, the 4x4 bit multiplication operation is fragmented reconfigurable FFT modules. The 4x4 multiplication modules are implemented using small 2x2bit multipliers. Reconfigurability at run time is provided for attaining power saving. The reconfigurable FFT has been designed, optimized and implemented on an FPGA based system. This reconfigurable FFT is having the high speed and small area as compared to the conventional FFT.

研究动机与目标

• 解决传统FFT实现方案在数字信号处理应用中计算复杂度高和面积开销大的问题。
• 通过支持运行时可重构，降低功耗并提升FFT处理性能。
• 利用古代印度吠陀数学，特别是Urdhava Triyakbhyam算法，实现FFT计算中的高效乘法。
• 设计一种支持可变字长操作的可重构FFT架构，以实现动态功耗与面积优化。
• 在FPGA平台上实现并验证所提出的FFT设计，以支持实时信号处理应用。

提出的方法

• 在FFT蝶形单元中采用吠陀数学中的Urdhava Triyakbhyam算法，实现高速乘法运算。
• 将4x4位乘法分解为四个2x2位乘法模块，以降低硬件复杂度并提升模块化程度。
• 设计一种可重构FFT架构，支持在运行时动态切换不同数据路径宽度。
• 使用硬件描述语言在FPGA平台上实现FFT核心，以支持综合与优化。
• 通过高效吠陀乘法逻辑最小化关键路径延迟，从而优化面积与速度。
• 集成运行时可重构功能，通过根据应用需求动态缩小数据路径宽度，实现功耗节省。

实验结果

研究问题

• RQ1 与传统乘法器相比，Urdhava Triyakbhyam乘法算法是否能显著降低FFT计算的延迟与面积？
• RQ2 FFT架构中的运行时可重构特性如何影响不同信号处理工作负载下的功耗与吞吐量？
• RQ3 将4x4位乘法模块化分解为2x2位乘法器，在多大程度上提升了硬件效率与可扩展性？
• RQ4 在基于FPGA的FFT设计中采用吠陀乘法，其在速度与面积方面的性能增益如何？
• RQ5 所提出的可重构FFT能否在实现资源利用率降低与吞吐量提升的同时保持高精度？

主要发现

• 所提出的FFT设计因Urdhava Triyakbhyam乘法算法优化的关键路径延迟而实现了更高的处理速度。
• 可重构架构通过根据处理需求动态调整数据路径宽度，降低了面积消耗。
• 采用2x2位乘法器实现4x4位乘法，降低了硬件复杂度并提升了模块化程度。
• 运行时可重构功能通过在低复杂度操作期间缩小处理宽度，实现了功耗节省。
• FPGA实现表明，与传统FFT架构相比，该设计在吞吐量与资源利用率方面均有显著提升。
• 该设计已在FPGA平台上得到验证，证实其在实时数字信号处理应用中的可行性。