[论文解读] iEDA: An Open-Source Intelligent Physical Implementation Toolkit and Library

Xingquan Li, Simin Tao+54 more|arXiv (Cornell University)|Aug 3, 2023

Low-power high-performance VLSI design被引用 5

一句话总结

iEDA 是一个开源的、端到端的芯片设计物理实现工具包，支持从网表到 GDSII 的完整流程，覆盖 110nm 和 28nm 工艺。它成功实现了三款 RISC-V 芯片（700k–150万门）的流片，证明了其在研究与工业平台中作为 EDA 创新基础设施的稳健性、可扩展性与可行性。

ABSTRACT

Open-source EDA shows promising potential in unleashing EDA innovation and lowering the cost of chip design. This paper presents an open-source EDA project, iEDA, aiming for building a basic infrastructure for EDA technology evolution and closing the industrial-academic gap in the EDA area. iEDA now covers the whole flow of physical design (including Floorplan, Placement, CTS, Routing, Timing Optimization etc.), and part of the analysis tools (Static Timing Analysis and Power Analysis). To demonstrate the effectiveness of iEDA, we implement and tape out three chips of different scales (from 700k to 1.5M gates) on different process nodes (110nm and 28nm) with iEDA. iEDA is publicly available from the project home page http://ieda.oscc.cc.

研究动机与目标

• 通过提供一个全面的开源物理设计基础设施，弥合工业界与学术界在 EDA 领域的差距。
• 在一个可扩展的统一框架内，支持完整的物理设计流程——包括布局规划、位置分配、时钟树综合、布线、时序与功耗优化。
• 通过开源工具与人工智能集成，实现可复现、可扩展且高性能的芯片流片。
• 通过提供社区驱动的平台、可扩展的工具包、数据模型与就绪 AI 的基础设施，推动 EDA 领域的创新。
• 通过提供一个统一、模块化且支持云部署的系统，推进 EDA 研究，支持算法开发、硬件加速与人工智能驱动的设计。

提出的方法

• iEDA 将模块化软件架构与文件解析器、数据库管理器、评估器、优化器以及 GUI 集成，实现对 EDA 工作流的统一管理。
• 平台采用分层数据模型，将设计数据与算法解耦，支持求解器与 AI 模型的即插即用式集成。
• 每个物理设计阶段（如布局规划、位置分配、布线）均实现为一组低耦合的功能操作，针对指定的数据模型调用特定算法。
• iFlow 是一个基于 Python 的流程编编排器，通过组合 TCL/Python 命令自动化实现从网表到 GDSII 的流程，集成 Yosys/ABC 用于综合，以及商业签核工具。
• 系统支持增量时序分析、复合电流源（CCS）延迟建模，以及基于向量的功耗分析，支持毛刺与翻转率传播。
• 未来扩展包括基于微服务的架构分解、原生云部署，以及通过新型 AI 基础设施（AiEDA）集成 AI 模型，实现智能 EDA。

实验结果

研究问题

• RQ1 开源 EDA 平台能否在工业级可靠性与可扩展性方面，实现完整物理设计流程的端到端支持？
• RQ2 开源工具在多个工艺节点上，能否有效支持复杂、多百万门级芯片的流片？
• RQ3 模块化、可扩展的软件架构与 AI 集成，在多大程度上能提升 EDA 工具的开发与创新效率？
• RQ4 统一的、社区驱动的 EDA 基础设施能否降低学术界与工业界研究人员的进入门槛？
• RQ5 如何通过开放、可访问且可扩展的基础设施，有效集成 AI 模型到 EDA 工具链中？

主要发现

• iEDA 成功实现了三款 RISC-V 芯片的流片——两颗 11 级、一颗 5 级，覆盖 110nm 与 28nm 工艺节点，验证了其端到端能力。
• 在 110nm 工艺上实现的 5 级 RISC-V 芯片成功启动，确认了功能正确性与 iEDA 流程的稳健性。
• 该平台支持完整的物理设计流程，包括布局规划、位置分配、时钟树综合、布线、时序与功耗优化，以及静态时序分析。
• iSTA 支持增量时序传播、基于 CCS 的延迟建模、串 crosstalk 分析，以及支持芯片内变化的建模，同时实现 Liberty 文件的并行加载。
• iPA 支持无向量与基于向量的功耗分析，具备毛刺与概率感知的延迟建模能力，支持高精度功耗估算。
• 通过 AiEDA 计划，项目已为未来 AI 集成奠定基础，旨在以模块化、可扩展的框架统一 EDA 工具与 AI 模型。

Figure 2: Chip design step and iEDA tools.