[论文解读] Implementing High-Order FIR Filters in FPGAs

P. Födisch, Artsiom Bryksa+3 more|arXiv (Cornell University)|Oct 11, 2016

Digital Filter Design and Implementation参考文献 4被引用 4

一句话总结

本文提出一种面向现代FPGA的优化Systolic FIR滤波器架构，利用嵌入式DSP模块并引入一种新颖的左移操作归一化技术，以在不增加额外逻辑的前提下提升系数动态范围。该设计实现了高性能表现——在FPGA上最高运行频率达526 MHz，且切片逻辑资源使用率低于1%，在高阶滤波器的时序和可布线性方面优于标准FIR编译器工具。

ABSTRACT

Contemporary field-programmable gate arrays (FPGAs) are predestined for the application of finite impulse response (FIR) filters. Their embedded digital signal processing (DSP) blocks for multiply-accumulate operations enable efficient fixed-point computations, in cases where the filter structure is accurately mapped to the dedicated hardware architecture. This brief presents a generic systolic structure for high-order FIR filters, efficiently exploiting the hardware resources of an FPGA in terms of routability and timing. Although this seems to be an easily implementable task, the synthesizing tools require an adaptation of the straightforward digital filter implementation for an optimal mapping. Using the example of a symmetric FIR filter with 90 taps, we demonstrate the performance of the proposed structure with FPGAs from Xilinx and Altera. The implementation utilizes less than 1% of slice logic and runs at clock frequencies up to 526 MHz. Moreover, an enhancement of the structure ultimately provides an extended dynamic range for the quantized coefficients without the costs of additional slice logic.

研究动机与目标

• 为解决标准FIR滤波器在FPGA中因映射至DSP模块架构不理想而导致的效率低下问题。
• 通过重新设计滤波器结构以匹配FPGA硬件约束，提升高阶FIR滤波器的可布线性与时序性能。
• 在不增加逻辑资源利用的前提下，通过位移归一化技术提升定点系数的精度。
• 在时钟频率和资源效率方面，证明该方法优于商用FIR编译器工具。

提出的方法

• 设计一种Systolic FIR滤波器结构，可直接映射至现代FPGA的DSP模块架构，最大限度减少布线与时序瓶颈。
• 实现对称FIR滤波器，利用线性相位对称性减少系数数量，使乘法器数量减半。
• 引入一种基于输入样本左移操作的归一化步骤，以提升定点系数的动态范围。
• 将移位量 $ Q_k' $ 限制在预加法器的字宽范围内（Xilinx DSP48E1中为25位），以确保与DSP模块约束的兼容性。
• 通过 $ 2^{-d_k}S = \mathrm{round}(h_k 2^{b-1+Q_k}) (z^{-k} + z^{-(1+k)})X $ 实现归一化，使部分积在累加前对齐。
• 使用Xilinx和Altera工具进行综合，评估逻辑资源使用率、时钟频率与时序性能。

实验结果

研究问题

• RQ1 如何高效地将高阶FIR滤波器映射至现代FPGA的DSP模块，以最小化逻辑资源使用并最大化时钟频率？
• RQ2 能否在不增加逻辑资源的前提下提升定点运算中的系数动态范围？
• RQ3 通过左移操作进行归一化对滤波器精度和硬件资源使用有何影响？
• RQ4 所提出的Systolic结构在性能与资源效率方面与商用FIR编译器工具相比如何？

主要发现

• 所提出的Systolic FIR滤波器在Xilinx FPGA上实现了最高526 MHz的时钟频率，显著高于典型编译器生成的实现方案。
• 该设计的切片逻辑资源使用率低于1%，展现出高阶滤波器中极高的资源效率。
• 通过引入左移归一化结构，提升了阻带衰减性能，且未增加逻辑资源使用或降低时钟频率。
• 该归一化技术通过去除冗余的符号扩展位，提升了定点系数的有效动态范围，从而提高了精度。
• 该方法保持了关键路径延迟，即使增加了归一化逻辑，也未导致时序性能下降。
• 该方法在可布线性与时钟频率上限方面均优于标准FIR编译器工具。