[论文解读] Inter-Tier Process Variation-Aware Monolithic 3D NoC Architectures

Shouvik Musavvir, Anwesha Chatterjee+3 more|arXiv (Cornell University)|Jun 10, 2019

Interconnection Networks and Systems参考文献 37被引用 4

一句话总结

本文提出了一种面向全集成3D网络-on-芯片（NoC）架构的跨层工艺变异感知设计方法，以缓解由温度诱导的工艺变异引起的性能退化。通过基于工艺变异感知建模，战略性地将片内路由器级和片间路由器连接分布于各层，该方法在SPLASH-2和PARSEC基准测试中，平均将能量延迟积（EDP）降低了27.4%，相较于忽略工艺变异的设计。

ABSTRACT

Monolithic 3D (M3D) technology enables high density integration, performance, and energy-efficiency by sequentially stacking tiers on top of each other. M3D-based network-on-chip (NoC) architectures can exploit these benefits by adopting tier partitioning for intra-router stages. However, conventional fabrication methods are infeasible for M3D-enabled designs due to temperature related issues. This has necessitated lower temperature and temperature-resilient techniques for M3D fabrication, leading to inferior performance of transistors in the top tier and interconnects in the bottom tier. The resulting inter-tier process variation leads to performance degradation of M3D-enabled NoCs. In this work, we demonstrate that without considering inter-tier process variation, an M3D-enabled NoC architecture overestimates the energy-delay-product (EDP) on average by 50.8% for a set of SPLASH-2 and PARSEC benchmarks. As a countermeasure, we adopt a process variation aware design approach. The proposed design and optimization method distribute the intra-router stages and inter-router links among the tiers to mitigate the adverse effects of process variation. Experimental results show that the NoC architecture under consideration improves the EDP by 27.4% on average across all benchmarks compared to the process-oblivious design.

研究动机与目标

• 解决由于低温制造引起的跨层工艺变异导致的全集成3D（M3D）NoC架构性能退化问题。
• 发现当忽略跨层工艺变异时，传统M3D NoC设计平均高估EDP达50.8%。
• 开发一种工艺变异感知的设计方法论，以优化片内路由器级和片间路由器连接在各层间的分布。
• 在真实制造约束条件下，最小化M3D NoC架构中的能量延迟积（EDP）。
• 通过考虑各层性能差异，实现更准确且高效的3D集成电路NoC设计。

提出的方法

• 建模低温制造对顶层晶体管性能和底层互连性能的跨层工艺变异影响。
• 利用工艺变异感知的延迟和功耗模型，表征各层间性能的变异情况，涵盖逻辑和互连部分。
• 制定一种设计优化框架，根据各层的性能特征，将片内路由器级和片间路由器连接分配至不同层级。
• 采用多目标优化策略，在满足各层面积和时序约束的前提下，最小化EDP。
• 将该优化方法应用于一组SPLASH-2和PARSEC基准测试，以评估EDP的改进效果。
• 在真实工艺变异条件下，通过仿真评估验证设计的有效性。

实验结果

研究问题

• RQ1 忽略跨层工艺变异在多大程度上导致M3D NoC架构中EDP估算不准确？
• RQ2 如何最优地在各层间分布片内路由器级和片间路由器连接，以缓解工艺变异引起的性能退化？
• RQ3 与忽略工艺变异的基线设计相比，采用工艺变异感知设计可实现多大程度的EDP改进？
• RQ4 所提出的方法在SPLASH-2和PARSEC基准测试等多样化工作负载下表现如何？
• RQ5 所提出的优化能否在存在跨层变异的情况下，同时维持时序和面积约束并降低EDP？

主要发现

• 当忽略跨层工艺变异时，传统M3D NoC设计平均高估EDP达50.8%。
• 所提出的工艺变异感知设计在所有SPLASH-2和PARSEC基准测试中，平均将EDP降低27.4%。
• EDP改进效果在多样化工作负载中保持一致，表明对不同流量模式具有鲁棒性。
• 通过将性能关键组件置于性能更优的层级，该方法有效缓解了性能退化。
• 优化框架在真实工艺变异模型下，成功平衡了EDP、面积和时序约束。
• 结果证实，工艺变异感知设计对于实现准确且高效的M3D NoC实现至关重要。