[论文解读] JPEG Image Compression using the Discrete Cosine Transform: An Overview, Applications, and Hardware Implementation

Ahmad Shawahna, Md. Enamul Haque+1 more|arXiv (Cornell University)|Nov 1, 2019

Advanced Data Compression Techniques参考文献 14被引用 8

一句话总结

本文提出了一种基于VHDL的高性能、并行硬件实现的JPEG图像压缩方法，采用二维离散余弦变换（DCT），专为低延迟和高吞吐量优化。该设计实现了高达85%的压缩率，且感知失真极小，展示了高效的硬件资源利用和快速处理能力（DCT延迟仅为3.94 ns）。

ABSTRACT

Digital images are becoming large in size containing more information day by day to represent the as is state of the original one due to the availability of high resolution digital cameras, smartphones, and medical tests images. Therefore, we need to come up with some technique to convert these images into smaller size without loosing much information from the actual. There are both lossy and lossless image compression format available and JPEG is one of the popular lossy compression among them. In this paper, we present the architecture and implementation of JPEG compression using VHDL (VHSIC Hardware Description Language) and compare the performance with some contemporary implementation. JPEG compression takes place in five steps with color space conversion, down sampling, discrete cosine transformation (DCT), quantization, and entropy encoding. The five steps cover for the compression purpose only. Additionally, we implement the reverse order in VHDL to get the original image back. We use optimized matrix multiplication and quantization for DCT to achieve better performance. Our experimental results show that significant amount of compression ratio has been achieved with very little change in the images, which is barely noticeable to human eye.

研究动机与目标

• 设计一种基于VHDL的高速、低延迟硬件架构，用于JPEG图像压缩。
• 通过在行和列上并行处理一维DCT，实现二维DCT的计算优化。
• 在保持高吞吐量和低面积成本的同时，实现高效的硬件资源利用。
• 评估不同量化矩阵下的性能表现，并与现有实现进行比较。
• 实现在高数据率应用（如医疗和交通图像系统）中的实际部署。

提出的方法

• 采用并行结构实现二维DCT，通过依次对8×8图像块的行和列应用一维DCT。
• 使用64个并行行-列乘法器和符合IEEE 754标准的32位浮点表示，优化矩阵乘法技术。
• 采用自定义的8×8量化矩阵（Q75）进行量化，根据感知重要性丢弃高频分量。
• 在压缩和解码过程中，使用游程编码和Z字形扫描进行熵编码。
• 通过矩阵乘法、缩放和舍入执行逆DCT，随后加上128以恢复像素值。
• 使用Synopsys Design Compiler进行综合，目标为具有高时钟频率和低延迟的FPGA类硬件。

实验结果

研究问题

• RQ1 如何设计一种并行、硬件优化的DCT架构，以提升JPEG压缩速度和吞吐量？
• RQ2 在硬件实现的JPEG系统中，不同量化矩阵对压缩率和图像质量有何影响？
• RQ3 通过优化矩阵乘法和IEEE 754格式，能在多大程度上减少DCT计算中的资源使用和延迟？
• RQ4 与现有实现相比，该硬件实现的面积、延迟和吞吐量表现如何？
• RQ5 该系统是否能在实时应用中实现高比率压缩，同时保持极低的可察觉图像失真？

主要发现

• 所提出的DCT硬件实现处理时间仅为3.94 ns，展示了适用于实时系统的高速性能。
• 该系统在Desert图像上实现了最高84.98%的压缩率，原始大小846 KB压缩至127 KB。
• Koala图像压缩率达79.51%（从781 KB压缩至160 KB），表明在不同图像内容下性能稳定。
• Lighthouse图像实现82.17%的压缩率，表明在不同纹理和频率下具有鲁棒性。
• Penguins和Tulips图像分别实现84.70%和84.54%的压缩率，表明在不同图像特性下性能稳定。
• 该设计实现了最优的硬件资源利用，面积为19,064,344.4 µm²，在嵌入式和可重构平台中实现了速度与面积效率的平衡。