[论文解读] Latency in local, two-dimensional, fault-tolerant quantum computing

Federico M. Spedalieri, Vwani Roychowdhury|ArXiv.org|May 27, 2008

Quantum Computing Algorithms and Architecture参考文献 1被引用 7

一句话总结

本文针对局部二维量子架构中的容错量子计算延迟问题，采用9-量子比特Bacon-Shor码进行分析。提出一种基于SWAP链的量子比特传输机制，在7×7物理量子比特阵列中实现最小化延迟，当内存错误为门错误十分之一时，实现显著提升的错误阈值$2.02 \times 10^{-5}$，优于以往的Steane码实现。

ABSTRACT

We analyze the latency of fault-tolerant quantum computing based on the 9-qubit Bacon-Shor code using a local, two-dimensional architecture. We embed the data qubits in a 7 by 7 array of physical qubits, where the extra qubits are used for ancilla preparation and qubit transportation by means of a SWAP chain. The latency is reduced with respect to a similar implementation using Steane's 7-qubit code (K. M. Svore, D. P. DiVincenzo, and B. M. Terhal, Quantum Information & Computation {\bf 7}, 297 (2007)). Furthermore, the error threshold is also improved to $2.02 imes 10^{-5}$, when memory errors are taken to be one tenth of the gate error rates.

研究动机与目标

• 在局部二维量子架构的约束下，最小化容错量子计算中的延迟。
• 评估9-量子比特Bacon-Shor码在降低延迟方面相较于其他编码（如Steane的7-量子比特码）的性能表现。
• 在二维布局中优化量子比特传输与辅助量子比特制备，以减少嵌套错误校正的时间开销。
• 在包含内存错误的真实错误模型下，计算Clifford门群的错误阈值。
• 证明Bacon-Shor码在2D实现中可实现更低延迟与更高错误阈值，优于以往的2D实现。

提出的方法

• 使用7×7物理量子比特阵列嵌入数据量子比特，额外量子比特用于辅助量子比特制备和基于SWAP的量子比特传输。
• 采用9-量子比特Bacon-Shor码进行逻辑量子比特编码，利用其可实现横跨Clifford门与容错错误校正特性。
• 通过结构化、递归的程序实现容错错误校正，最大限度减少错误传播与电路深度。
• 采用SWAP链机制在二维晶格中实现逻辑量子比特的传输，降低对长程纠缠的需求，最小化延迟。
• 将门错误与内存错误按10:1的比例建模，并基于阈值定理框架计算逻辑错误阈值。
• 分析嵌套错误校正导致的电路深度与延迟膨胀，表明错误校正延迟随嵌套层级$k$按$L_{EC}^k$增长。

实验结果

研究问题

• RQ1 在使用9-量子比特Bacon-Shor码的局部二维架构中，容错量子计算的延迟如何随系统规模变化？
• RQ2 当内存错误为门错误十分之一时，该架构下Clifford门群的可实现错误阈值是多少？
• RQ3 基于SWAP链的量子比特传输机制与其它传输方案相比，在延迟与空间开销方面表现如何？
• RQ4 在具有相似约束的二维布局中，9-量子比特Bacon-Shor码是否能相比Steane的7-量子比特码降低延迟？
• RQ5 辅助量子比特制备与错误校正流程对整体电路深度与时间开销有何影响？

主要发现

• 当内存错误为门错误十分之一时，9-量子比特Bacon-Shor码实现的错误阈值高达$2.02 \times 10^{-5}$，优于以往实现。
• 由于更高效的错误校正与量子比特传输，延迟显著低于使用Steane 7-量子比特码的类似实现。
• SWAP链机制可在二维晶格中实现高效的量子比特传输，附加延迟极低，避免了长程门操作。
• Bacon-Shor码的容错错误校正程序在二维布局中可高效实现，有效控制错误传播。
• 嵌套导致的电路深度膨胀主要由错误校正延迟$L_{EC}^k$主导，通过优化布局与门调度策略，该延迟被最小化。
• 研究结果证实，Bacon-Shor码在2D架构中实现了错误阈值、延迟与空间开销之间的有利权衡。