[论文解读] Low-depth Circuit Implementation of Parity Constraints for Quantum Optimization

Josua Unger, Anette Messinger+3 more|arXiv (Cornell University)|Nov 21, 2022

Quantum Computing Algorithms and Architecture被引用 7

一句话总结

本文提出了一种低深度、低门数的量子线路构造方法，用于在使用奇偶映射的QAOA中实现三体和四体泡利-Z乘积算符（晶胞约束）。通过利用正方形晶格布局和基于条带的顺序分解，该方法实现了与系统尺寸无关的恒定线路深度，仅在每个时间步使用一种门类型和方向，从而在硬件约束下实现最优并行化。

ABSTRACT

We present a construction for circuits with low gate count and depth, implementing three- and four-body Pauli-Z product operators as they appear in the form of plaquette-shaped constraints in QAOA when using the parity mapping. The circuits can be implemented on any quantum device with nearest-neighbor connectivity on a square-lattice, using only one gate type and one orientation of two-qubit gates at a time. We find an upper bound for the circuit depth which is independent of the system size. The procedure is readily adjustable to hardware-specific restrictions, such as a minimum required spatial distance between simultaneously executed gates, or gates only being simultaneously executable within a subset of all the qubits, for example a single line.

研究动机与目标

• 减少在奇偶映射下使用QAOA实现晶胞约束的线路深度和门数。
• 解决硬件限制，如最近邻连通性、最小门间距和受限并行化（例如基于线路的执行）。
• 开发一种通用且可扩展的方法，适用于任意图和超图，不限于完全连通问题。
• 实现与系统尺寸无关的恒定线路深度，优于LHZ架构的先前构造。
• 通过充分利用可用并行化，仅在每个时间步使用一种门类型和方向，实现高效、硬件感知的编译。

提出的方法

• 该方法基于受控-Z和受控-非门操作的递归分解策略，将三体和四体Z-乘积算符分解为CNOT和ZZ门的序列。
• 约束被排列在正方形晶格上，线路按晶格方向划分为条带，每个条带独立且并行处理。
• 每个条带通过一系列步骤实现，其中每个时间步的所有门均为同种类型（CNOT或ZZ）且方向相同，从而最小化深度并实现硬件感知优化。
• 该构造确保线路深度与系统尺寸无关，对于规则晶胞布局，深度呈O(1)量级。
• 该方法可适应硬件约束，如门之间的最小空间间隔或受限并行化（例如仅沿线路），同时保持接近最优的并行化。
• 一种仅针对正方形晶胞的替代实现方式实现了总线路深度为14（CNOT深度为10），优于先前方法的最优CNOT深度12。

实验结果

研究问题

• RQ1 能否基于正方形晶格布局，为QAOA中的三体和四体奇偶约束构造出低深度、低门数的线路？
• RQ2 所提出的方法是否能在系统尺寸增大时，仍实现与系统尺寸无关的恒定线路深度？
• RQ3 如何将该线路适配于硬件特定约束，如受限并行化或最小门间距？
• RQ4 在结构化约束布局下，该方法能否在深度和门数方面优于Qiskit和t|ket⟩等启发式量子线路优化器？
• RQ5 是否可能在保持低门数的同时，实现优于现有方法的CNOT深度，特别是在规则晶胞排列中？

主要发现

• 所提出的线路在5×5晶格（仅含正方形晶胞）上实现了14的恒定线路深度，与系统尺寸无关，优于先前方法的最优CNOT深度12。
• 对于一般晶胞布局（包括三角形晶胞），线路深度保持有界且与系统尺寸无关，深度呈O(1)量级。
• 该方法将CNOT门数减少至4N_C + √N_C（N_C个晶胞），相比仅使用正方形晶胞的替代方法的4.5N_C + 4√N_C，对混合布局更具效率。
• 启发式优化器（如Qiskit）的线路深度随系统尺寸线性增长（二次增长），而所提方法保持恒定深度，对大规模系统展现出显著优势。
• 该方法在具有受限门执行能力的硬件（如基于线路或距离约束）上实现了近乎最优的并行化，使其高度适配实际NISQ设备。
• 该方法的结构化门模式——每个时间步仅使用一种门类型和方向——使得其在当前及近中期量子硬件上能够实现高效编译与执行。