[论文解读] Macro Placement by Wire-Mask-Guided Black-Box Optimization

Yunqi Shi, Ke Xue+2 more|arXiv (Cornell University)|Jun 29, 2023

VLSI and FPGA Design Techniques被引用 6

一句话总结

本文提出 WireMask-BBO，一种用于 VLSI 宏块布局的黑箱优化框架，通过线网掩码引导的贪心过程加速目标函数评估。通过直接将解表示为宏块坐标，并利用线网掩码驱动的局部搜索进行优化，WireMask-BBO 在微调现有布局时实现了高达 50% 的 HPWL 降低，优于最先进的强化学习与解析方法。

ABSTRACT

The development of very large-scale integration (VLSI) technology has posed new challenges for electronic design automation (EDA) techniques in chip floorplanning. During this process, macro placement is an important subproblem, which tries to determine the positions of all macros with the aim of minimizing half-perimeter wirelength (HPWL) and avoiding overlapping. Previous methods include packing-based, analytical and reinforcement learning methods. In this paper, we propose a new black-box optimization (BBO) framework (called WireMask-BBO) for macro placement, by using a wire-mask-guided greedy procedure for objective evaluation. Equipped with different BBO algorithms, WireMask-BBO empirically achieves significant improvements over previous methods, i.e., achieves significantly shorter HPWL by using much less time. Furthermore, it can fine-tune existing placements by treating them as initial solutions, which can bring up to 50% improvement in HPWL. WireMask-BBO has the potential to significantly improve the quality and efficiency of chip floorplanning, which makes it appealing to researchers and practitioners in EDA and will also promote the application of BBO. Our code is available at https://github.com/lamda-bbo/WireMask-BBO.

研究动机与目标

• 为应对 VLSI 芯片版图设计日益增长的复杂性，特别是宏块布局中传统方法面临的可扩展性与效率限制。
• 开发一种通用的黑箱优化框架，提升布局质量的同时保持计算效率。
• 实现对任意现有布局解的后处理微调，以实现显著的 HPWL 改进。
• 展示线网掩码引导的贪心评估过程在加速收敛与提升解质量方面的有效性。
• 建立一个可重用、开源的基准，以支持未来在宏块布局中 BBO 算法的开发。

提出的方法

• 该框架将宏块布局直接表示为在离散化芯片画布上的坐标向量，避免了复杂的基因型-表型映射。
• 使用线网掩码预先计算将每个宏块移动到每个候选网格时的 HPWL 增量，从而实现快速的局部评估。
• 采用贪心过程迭代地将每个宏块重新定位到能最小化 HPWL 且不产生重叠的最近网格，以在评估前改进当前解。
• 将优化后的解输入任意黑箱优化（BBO）算法，如随机搜索、贝叶斯优化或进化算法。
• 该方法兼容任意现有布局作为初始解，支持高效的后处理微调。
• 该框架以模块化系统实现，并开源发布，以支持未来算法创新。

Figure 1: General flow of chip floorplanning and routing, where the routing stage basically relies on the placement result. We focus on the macro placement task in this paper.

实验结果

研究问题

• RQ1 线网掩码引导的贪心过程是否能显著加速黑箱优化中宏块布局的目标函数评估？
• RQ2 WireMask-BBO 框架在 HPWL 和运行时间方面是否优于现有的基于打包、解析及强化学习的方法？
• RQ3 WireMask-BBO 通过后处理微调能将现有布局改进到何种程度？
• RQ4 WireMask-BBO 在不同 BBO 算法（如随机搜索、贝叶斯优化和进化算法）下的性能表现如何？
• RQ5 WireMask-BBO 是否能有效应用于真实工业基准，包括复杂的芯片设计如 ariane RISC-V CPU？

主要发现

• 当结合进化算法（WireMask-EA）时，WireMask-BBO 在 7 个基准中的 6 个上取得最佳 HPWL 结果，平均在 8 分钟内超越最先进方法 MaskPlace。
• 使用 WireMask-EA 对现有布局进行微调，可在 1,000 分钟内实现 SP-SA 平均 53.93% 的 HPWL 改进，以及 MaskPlace 平均 17.06% 的改进。
• 即使采用简单的 BBO 方法（如随机搜索，WireMask-RS），其 HPWL 表现也优于先前最先进方法，证明了评估过程的有效性。
• 该框架在比以往方法更短的时间内显著降低了 HPWL，展现出更优的效率与质量权衡。
• 在 ariane RISC-V 基准上，WireMask-BBO 明显优于先前方法，包括同期先进的方法如 ChiPFormer 和 AutoDMP。
• 线网掩码引导的贪心评估实现了快速而有效的探索，使该框架与多种 BBO 算法及布局启发式方法高度兼容。

Figure 3: An example illustration of objective evaluation of WireMask-BBO.