[论文解读] MasterRTL: A Pre-Synthesis PPA Estimation Framework for Any RTL Design

Wenji Fang, Yao Lu+6 more|arXiv (Cornell University)|Nov 14, 2023

Embedded Systems Design Techniques被引用 5

一句话总结

MasterRTL 是一种预综合 PPA 估计框架，可将 RTL 设计转换为一种简单的操作符图（SOG）表示，并使用定制的机器学习模型，以高精度预测各类设计的时序（TNS、WNS）、功耗和面积。它在 TNS、WNS 和功耗方面的相关性分别实现了 0.33、0.22 和 0.15 的 SOTA 改进，同时保持了较低的运行时开销，并支持跨设计的泛化能力。

ABSTRACT

In modern VLSI design flow, the register-transfer level (RTL) stage is a critical point, where designers define precise design behavior with hardware description languages (HDLs) like Verilog. Since the RTL design is in the format of HDL code, the standard way to evaluate its quality requires time-consuming subsequent synthesis steps with EDA tools. This time-consuming process significantly impedes design optimization at the early RTL stage. Despite the emergence of some recent ML-based solutions, they fail to maintain high accuracy for any given RTL design. In this work, we propose an innovative pre-synthesis PPA estimation framework named MasterRTL. It first converts the HDL code to a new bit-level design representation named the simple operator graph (SOG). By only adopting single-bit simple operators, this SOG proves to be a general representation that unifies different design types and styles. The SOG is also more similar to the target gate-level netlist, reducing the gap between RTL representation and netlist. In addition to the new SOG representation, MasterRTL proposes new ML methods for the RTL-stage modeling of timing, power, and area separately. Compared with state-of-the-art solutions, the experiment on a comprehensive dataset with 90 different designs shows accuracy improvement by 0.33, 0.22, and 0.15 in correlation for total negative slack (TNS), worst negative slack (WNS), and power, respectively.

研究动机与目标

• 解决在大规模场景下对任意 RTL 设计缺乏准确且可泛化的预综合 PPA 估计的问题。
• 克服现有基于机器学习的 PPA 模型在面对新设计时需要重新训练或无法在不同设计类型间泛化的问题。
• 开发一种统一的、通用的 RTL 表示方法，既能保留设计语义，又能缩小与门级网表之间的语义差距。
• 通过单一框架实现对多种 PPA 指标（时序（TNS、WNS）、功耗（无向量与向量驱动）、面积）的高精度、跨设计预测。

提出的方法

• 将 RTL HDL 代码转换为一种新型的位级表示方法，称为简单操作符图（SOG），仅使用单比特原语操作符，以统一多样的设计风格并提升模型泛化能力。
• 构建一种分层的、基于图的 SOG 表示，保留 RTL 语义的同时，比 AST 类结构更接近门级网表。
• 为时序（TNS、WNS）、功耗和面积估计分别开发专用的机器学习模型，并在包含 90 种多样化 RTL 设计的综合数据集上进行训练。
• 采用一种数据增强策略，利用从真实设计生成的合成 RTL 设计来提升模型在真实训练数据有限时的鲁棒性。
• 使用树基模型将预测扩展至布局后物理设计阶段，利用 MasterRTL 的预综合输出作为特征。
• 实现极低的推理开销——完整 PPA 预测的推理时间小于 0.1 秒，整个流水线的开销低于总综合时间的 0.5%。

实验结果

研究问题

• RQ1 哪种 RTL 表示方法最适于实现高精度、跨设计的基于机器学习的 PPA 估计？
• RQ2 如何设计机器学习模型，使其在无需重新训练的情况下即可在多样化 RTL 设计间泛化？
• RQ3 统一的表示方法是否能缩小 RTL 与门级网表之间的语义差距，从而提升预测精度？
• RQ4 使用合成 RTL 设计进行数据增强在真实设计数据有限时，对提升模型性能有多有效？
• RQ5 该框架能否扩展至预测综合之外的 PPA 指标，例如布局后物理设计的结果？

主要发现

• 与 SOTA 方法相比，MasterRTL 在总负 slack（TNS）相关性上提升了 0.33，在最差负 slack（WNS）上提升了 0.22，在功耗估计上提升了 0.15。
• 该框架在 90 种多样化 RTL 设计上均保持高精度，且无需重新训练，展现出强大的跨设计泛化能力。
• 完整的 PPA 预测推理时间小于 0.1 秒，整个流水线对综合时间的总开销低于 0.5%。
• 与基于 AST 的表示相比，SOG 表示显著减少了不同设计类型之间的差异，从而增强了模型泛化能力。
• 使用合成 RTL 设计进行数据增强可提升路径级时序模型的精度，尤其在真实训练数据稀缺时效果更明显。
• 该框架成功扩展至布局后 PPA 预测，其精度与真实综合结果相当或更优。