[论文解读] Memory Efficient Decoders using Spatially Coupled Quasi-Cyclic LDPC Codes

Vikram Arkalgud Chandrasetty, Sarah J. Johnson+1 more|arXiv (Cornell University)|May 24, 2013

Error Correcting Code Techniques参考文献 23被引用 5

一句话总结

本文提出了一种基于周期性时变准循环矩阵与循环矩阵复用的内存高效构造方法，用于空间耦合准循环低密度奇偶校验码（SC-QC-LDPC），以降低FPGA实现中解码器的内存需求。通过复用三个循环矩阵列（复用-3），该方法在保持与标准非周期性SC-LDPC码相当的误比特率（BER）性能的同时，消除了FPGA实现中对块RAM的需求，并将最大时钟频率提高了最多40%。

ABSTRACT

In this paper we propose the construction of Spatially Coupled Low-Density Parity-Check (SC-LDPC) codes using a periodic time-variant Quasi-Cyclic (QC) algorithm. The QC based approach is optimized to obtain memory efficiency in storing the parity-check matrix in the decoders. A hardware model of the parity-check storage units has been designed for Xilinx FPGA to compare the logic and memory requirements for various approaches. It is shown that the proposed QC SC-LDPC code (with optimization) can be stored with reasonable logic resources and without the need of block memory in the FPGA. In addition, a significant improvement in the processing speed is also achieved.

研究动机与目标

• 解决在解码器中实现大规模SC-LDPC码时内存与硬件复杂度高的问题。
• 降低FPGA系统中存储奇偶校验矩阵的解码器内存需求。
• 在最小化硬件资源使用的同时保持高解码性能（低BER）。
• 通过在周期性时变QC-SC-LDPC构造中复用循环矩阵，优化硬件效率。
• 证明循环矩阵复用可实现无块RAM的解码，并提升处理速度。

提出的方法

• 基于原型图展开的准循环（QC）矩阵框架，构建周期性时变SC-LDPC码。
• 利用循环矩阵表示奇偶校验矩阵中的重复模式，实现紧凑存储。
• 实施循环矩阵复用（特别是复用-3），以最小化内存中存储的唯一循环矩阵数量。
• 设计一个硬件模型，包含循环移位单元，用于在解码过程中为复用的循环矩阵生成动态地址。
• 在Xilinx Kintex-7 FPGA上进行FPGA综合，将QC-SC-LDPC设计与PEG-based SC-LDPC及标准QC-LDPC码进行比较。
• 优化码构造以避免围长为4的环，同时保持良好的解码阈值。

实验结果

研究问题

• RQ1 是否可以在保持解码性能的前提下，通过减少内存开销来构造周期性时变QC-SC-LDPC码？
• RQ2 循环矩阵复用（如复用-3）对QC-SC-LDPC码的围长和BER性能有何影响？
• RQ3 在SC-LDPC解码器中，使用基于QC的矩阵结构在多大程度上可以消除块RAM的使用？
• RQ4 在QC-SC-LDPC解码器实现中，逻辑资源使用量与内存节省之间的权衡如何？
• RQ5 QC-SC-LDPC解码器的最大工作时钟频率与PEG-based和标准QC-LDPC解码器相比如何？

主要发现

• 采用循环矩阵复用-3的QC-SC-LDPC码在误比特率（BER）性能上与标准非周期性SC-LDPC码相差不超过1 dB，可达到10^-6的误码率。
• 复用-3构造消除了FPGA解码器中对块RAM（BRAM）的需求，对于100K码长的码，BRAM使用量最高可减少43倍。
• 采用复用-3的硬件模型相比标准QC-LDPC码（180 MHz）将最大时钟频率提高了40%（达到264 MHz）。
• 对于100K码长的QC-SC-LDPC设计，仅使用609个LUT和214个slice，且仅需12个BRAM，而PEG-based SC-LDPC码需528个BRAM。
• 循环移位单元可为复用的循环矩阵动态生成地址，从而在不显著增加逻辑复杂度的前提下减少内存占用。
• 所提方法在显著降低硬件复杂度的同时，保持了高解码性能，并在FPGA实现中提升了吞吐量。