[论文解读] NEO-QEC: Neural Network Enhanced Online Superconducting Decoder for Surface Codes

Yosuke Ueno, Masaaki Kondo+3 more|arXiv (Cornell University)|Aug 11, 2022

Quantum Computing Algorithms and Architecture被引用 11

一句话总结

该论文提出 NEO-QEC，一种用于超导量子计算机表面码的二值化神经网络增强解码器，结合基于 SFQ 的数字电路与轻量级 CNN，实现低延迟、低功耗的在线解码。其在单逻辑量子比特保护和晶格手术中分别实现了 2.5% 和 1.0% 的逻辑错误阈值，功耗仅 614.9 µW/逻辑量子比特，可在低温 4K 环境中支持约 1,626 个逻辑量子比特。

ABSTRACT

Quantum error correction (QEC) is essential for quantum computing to mitigate the effect of errors on qubits, and surface code (SC) is one of the most promising QEC methods. Decoding SCs is the most computational expensive task in the control device of quantum computers (QCs), and many works focus on accurate decoding algorithms for SCs, including ones with neural networks (NNs). Practical QCs also require low-latency decoding because slow decoding leads to the accumulation of errors on qubits, resulting in logical failures. For QCs with superconducting qubits, a practical decoder must be very power-efficient in addition to having high accuracy and low latency. In order to reduce the hardware complexity of QC, we are supposed to decode SCs in a cryogenic environment with a limited power budget, where superconducting qubits operate. In this paper, we propose an NN-based accurate, fast, and low-power decoder capable of decoding SCs and lattice surgery (LS) operations with measurement errors on ancillary qubits. To achieve both accuracy and hardware efficiency of the SC decoder, we apply a binarized NN. We design a neural processing unit (NPU) for the decoder with SFQ-based digital circuits and evaluate it with a SPICE-level simulation. We evaluate the decoder performance by a quantum error simulator for the single logical qubit protection and the minimum operation of LS with code distances up to 13, and it achieves 2.5% and 1.0% accuracy thresholds, respectively.

研究动机与目标

• 解决在严格低温功耗预算下运行的超导量子计算机中，对低延迟、低功耗且高精度解码的迫切需求。
• 克服传统解码器（如 MWPM 和贪婪算法）因启发式性质而存在速度慢或精度不足的局限性。
• 通过将二值化神经网络与超导数字电路（SFQ）集成，实现面向低温腔内运行的实用化、可扩展且硬件高效的解码。
• 支持在辅助量子比特存在测量误差的情况下，实现单逻辑量子比特保护与晶格手术操作，这对模块化量子计算至关重要。
• 设计一种解码器，在保持与软件实现 MWPM 相当的高精度的同时，实现适合毫开尔文级部署的超低功耗。

提出的方法

• 提出一种混合解码架构，结合二值化卷积神经网络（CNN）与超导贪婪解码器（类似 QULATIS），在保持硬件效率的同时提升精度。
• 使用电阻性分流通量子逻辑（SFQ）与 ERSFQ 电路实现神经处理单元（NPU），以最小化功耗，目标为在 4K 和毫开尔文温度下运行。
• 在二值化神经网络中采用 XNOR 运算，大幅降低计算复杂度与功耗，支持 16 GHz 时钟频率下的高吞吐量推理。
• 设计一种并行化 NPU 架构，每个逻辑量子比特配备 (2d−1)² 个 NPU，可在 1 µs 内完成 15,840(2d−1)² 次乘法运算，确保实时解码。
• 通过 SPICE 级仿真评估 NPU 的功耗，估算出每个 NPU 功耗为 0.742 µW，神经网络组件每逻辑量子比特功耗为 214.6 µW。
• 将神经网络解码器与 QECOOL 单元（每逻辑量子比特 400.3 µW）集成，总解码器功耗为 614.9 µW/逻辑量子比特，远低于 1 W 的 4K 功耗预算。

实验结果

研究问题

• RQ1 能否有效将二值化神经网络与超导数字电路集成，实现在低温环境下对表面码的低功耗、高速解码？
• RQ2 所提出的 NEO-QEC 解码器在保持低延迟与低功耗的同时，相较于贪婪解码器，其解码精度提升程度如何？
• RQ3 在真实噪声模型下，NEO-QEC 解码器在单逻辑量子比特保护与晶格手术中的可实现逻辑错误阈值是多少？
• RQ4 基于 SFQ 的 NPU 的功耗效率如何支持在 1 W 功耗预算的 4K 低温腔中实现解码器的可扩展性？
• RQ5 基于神经网络的解码器能否处理真实超导量子比特中观测到的非均匀、偏置性噪声特征？与传统解码器相比表现如何？

主要发现

• 在去极化噪声模型下，NEO-QEC 解码器在单逻辑量子比特保护中实现了 2.5% 的逻辑错误阈值，接近最优 MWPM 解码器的性能。
• 在晶格手术操作中，解码器实现了 1.0% 的阈值，展现出在复杂多量子比特操作中对模块化量子计算至关重要的鲁棒性。
• 解码器总功耗为 614.9 µW/逻辑量子比特，其中神经网络部分占 214.6 µW，QECOOL 单元占 400.3 µW，远低于 1 W 的 4K 功耗预算。
• NPU 以 16 GHz 频率运行，每 NPU 功耗为 0.742 µW，可在 1 µs 内完成 15,840(2d−1)² 次乘法运算，适用于代码距离高达 13 的情况，实现实时解码。
• 该架构在单个 4K 低温腔中可支持约 1,626 个逻辑量子比特，展示了在真实硬件约束下的强大可扩展潜力。
• 二值化 CNN 仅引入适度的精度下降，同时实现超低功耗运行，使其适用于大规模量子处理器中的原位、低温解码。