[论文解读] Novel BCD Adders and Their Reversible Logic Implementation for IEEE 754r Format

Himanshu Thapliyal, Saurabh Kotiyal+1 more|ArXiv.org|Mar 22, 2006

Quantum Computing Algorithms and Architecture参考文献 5被引用 4

一句话总结

本文提出两种针对 IEEE 754r 十进制浮点数标准优化的新型 BCD 加法器——进位跳过与进位超前加法器。通过采用可逆逻辑实现，引入一种新型 TS-3 门并利用 TSG 门，与先前设计相比显著降低了可逆门数量和垃圾输出，从而在量子计算与低功耗计算系统中实现高效的十进制算术运算。

ABSTRACT

IEEE 754r is the ongoing revision to the IEEE 754 floating point standard and a major enhancement to the standard is the addition of decimal format. This paper proposes two novel BCD adders called carry skip and carry look-ahead BCD adders respectively. Furthermore, in the recent years, reversible logic has emerged as a promising technology having its applications in low power CMOS, quantum computing, nanotechnology, and optical computing. It is not possible to realize quantum computing without reversible logic. Thus, this paper also paper provides the reversible logic implementation of the conventional BCD adder as the well as the proposed Carry Skip BCD adder using a recently proposed TSG gate. Furthermore, a new reversible gate called TS-3 is also being proposed and it has been shown that the proposed reversible logic implementation of the BCD Adders is much better compared to recently proposed one, in terms of number of reversible gates used and garbage outputs produced. The reversible BCD circuits designed and proposed here form the basis of the decimal ALU of a primitive quantum CPU.

研究动机与目标

• 为满足新兴 IEEE 754r 浮点计算标准中对高效十进制算术运算的需求。
• 设计适用于下一代处理器中十进制浮点运算的高性能 BCD 加法器。
• 采用可逆逻辑实现 BCD 加法器，以支持低功耗与量子计算应用。
• 通过减少可逆门数量与垃圾输出，降低 BCD 加法器电路的资源开销。

提出的方法

• 设计一种进位跳过 BCD 加法器，通过跳过无进位输入的数字组来减少传播延迟。
• 实现一种进位超前 BCD 加法器，利用生成与传播信号进一步加速进位计算。
• 采用最近提出的 TSG 门作为构建 BCD 加法器组件的基础可逆逻辑元件。
• 提出一种新型可逆门 TS-3，专为 BCD 加法逻辑优化，具备更优的面积与功耗效率。
• 使用 TSG 与 TS-3 门将传统及新型 BCD 加法器映射至可逆逻辑电路。
• 通过门数与垃圾输出评估电路复杂度，以证明其优于现有设计。

实验结果

研究问题

• RQ1 在 IEEE 754r 十进制浮点数标准背景下，如何优化 BCD 加法器以实现更快的计算速度？
• RQ2 哪些可逆逻辑设计技术可最小化 BCD 加法器中的门数与垃圾输出？
• RQ3 新型可逆门（TS-3）在 BCD 加法器实现中是否优于现有可逆门？
• RQ4 所提出的进位跳过与进位超前 BCD 加法器架构与传统 BCD 加法器相比，在效率方面表现如何？
• RQ5 可逆逻辑实现的 BCD 加法器在多大程度上可支持量子 CPU 中十进制 ALU 的开发？

主要发现

• 所提出的进位跳过与进位超前 BCD 加法器相比传统 BCD 加法器具有更低的传播延迟。
• 采用 TSG 门与新型 TS-3 门的可逆逻辑实现，其可逆门数量少于先前设计。
• 所提出的可逆 BCD 加法器中，垃圾输出数量显著减少，提升了整体效率。
• TS-3 门可实现更紧凑且高效的 BCD 加法逻辑综合。
• 整体可逆电路设计在门数与垃圾输出方面均优于近期发表的实现方案。
• 所提出的电路适合作为原始量子 CPU 中十进制 ALU 的构建模块。