[论文解读] On Actual Preparation of Dicke State on a Quantum Computer

Chandra Sekhar Mukherjee, Subhamoy Maitra+2 more|arXiv (Cornell University)|Jul 3, 2020

Quantum Computing Algorithms and Architecture参考文献 10被引用 6

一句话总结

本文提出了一种最高效的确定性量子线路，用于制备Dicke态|Dⁿₖ⟩，在最小化CNOT门和单量子比特门数量的同时，降低了在嘈杂IBMQ硬件上的错误率。该工作引入了优化的门映射方法，并利用部分定义的酉变换，战略性地分布CNOT门，使得在ibmqx2处理器上的预期错误率低于先前的电路，且对|D⁴₂⟩进行了实验验证。

ABSTRACT

The exact number of CNOT and single qubit gates needed to implement a Quantum Algorithm in a given architecture is one of the central problems of Quantum Computation. In this work we study the importance of concise realizations of Partially defined Unitary Transformations for better circuit construction using the case study of Dicke State Preparation. The Dicke States $(\left|D^n_k ight>)$ are an important class of entangled states with uses in many branches of Quantum Information. In this regard we provide the most efficient Deterministic Dicke State Preparation Circuit in terms of CNOT and single qubit gate counts in comparison to existing literature. We further observe that our improvements also reduce architectural constraints of the circuits. We implement the circuit for preparing $\left| D^4_2 ight>$ on the "ibmqx2" machine of the IBM QX service and observe that the error induced due to noise in the system is lesser in comparison to the existing circuit descriptions. We conclude by describing the CNOT map of the generic $\left| D^n_k ight>$ preparation circuit and analyze different ways of distributing the CNOT gates in the circuit and its affect on the induced error.

研究动机与目标

• 最小化在量子线路中制备确定性Dicke态|Dⁿₖ⟩所需的CNOT门和单量子比特门数量。
• 通过优化CNOT门在量子比特架构上的分布，降低在噪声中等规模量子（NISQ）设备中的错误率。
• 开发一种利用部分定义的酉变换来根据硬件特定错误特征微调线路布局的框架。
• 在真实IBMQ硬件（ibmqx2）上验证所提出的线路，并展示其在保真度方面优于现有实现。

提出的方法

• 作者采用递归构造方法设计了|Dⁿₖ⟩态的确定性线路，将CNOT门数量最小化至O(kn)，达到目前已知的最佳理论界。
• 应用一种新颖的映射策略，重新分配量子比特索引，以减少CNOT门使用量，并将门重新分布到IBMQ架构中错误率较低的耦合上。
• 定义了一个CNOT错误模型，使用伯努利随机变量表示，其中每个CNOT门的预期错误与其物理耦合的错误率e_ij成正比。
• 通过部分定义的酉变换对线路进行重构，将CNOT门从高错误率耦合转移到低错误率耦合，从而降低预期错误。
• 将优化后线路的CNOT映射表示为加权图G_f，其中边权重表示每条物理耦合上的CNOT门数量。
• 在IBM的ibmqx2处理器上实现该线路，并将测量统计结果与理想结果进行比较，以量化错误减少程度。

实验结果

研究问题

• RQ1 制备确定性Dicke态|Dⁿₖ⟩所需的最少CNOT门和单量子比特门数量是多少？
• RQ2 如何优化CNOT门在特定NISQ架构（如ibmqx2）上的分布，以最小化预期错误？
• RQ3 能否利用部分定义的酉变换重新配置线路，以提高错误鲁棒性而不增加门数？
• RQ4 真实量子处理器的错误特征如何影响Dicke态制备的保真度，与理想模拟相比如何？

主要发现

• 所提出的|D⁴₂⟩线路在所有确定性Dicke态制备中实现了已知最低的CNOT门数量，仅使用11个CNOT门和12个单量子比特门。
• 在ibmqx2上实现时，优化后的线路（记为𝒞̂₄,₂）获得了0.282103的测量保真度，显著优于原始线路，更接近理想分布。
• 优化后线路的预期CNOT错误降低至5fₑ(e₀₁) + 3fₑ(e₀₂) + 3fₑ(e₁₂) + fₑ(e₁₃)，反映出门的策略性再分布。
• 通过部分定义的酉变换重构了线路的CNOT映射，将高使用率的门从高错误率耦合转移到低错误率耦合，从而降低了整体错误期望。
• 对|D⁴₂⟩的优化线路在IBMQ上进行了实验验证，显示出比现有实现更低的噪声诱导错误。
• 该方法可推广至其他Dicke态，提供了|Dⁿₖ⟩的通用CNOT映射，为未来NISQ设备实现错误感知的线路设计奠定了基础。