[论文解读] On Resistive Memories: One Step Row Readout Technique and Sensing Circuitry

Mohammed E. Fouda, Ahmed M. Eltawil+1 more|arXiv (Cornell University)|Mar 4, 2019

Advanced Memory and Neural Computing参考文献 17被引用 4

一句话总结

该论文提出一种无选择器阻变交叉阵列的一次性行读出技术，通过将除激活行外的所有行偏置至参考电压，消除漏电流路径，实现在单个周期内并行读取整行。该方法具有极低的电路开销，支持3D堆叠，尽管功耗较高，但在阵列利用率和速度方面优于以往技术。

ABSTRACT

Transistor-based memories are rapidly approaching their maximum density per unit area. Resistive crossbar arrays enable denser memory due to the small size of switching devices. However, due to the resistive nature of these memories, they suffer from current sneak paths complicating the readout procedure. In this paper, we propose a row readout technique with circuitry that can be used to read {selector-less} resistive crossbar based memories. High throughput reading and writing techniques are needed to overcome the memory-wall bottleneck problem and to enable near memory computing paradigm. The proposed technique can read the entire row of dense crossbar arrays in one cycle, unlike previously published techniques. The requirements for the readout circuitry are discussed and satisfied in the proposed circuit. Additionally, an approximated expression for the power consumed while reading the array is derived. A figure of merit is defined and used to compare the proposed approach with existing reading techniques. Finally, a quantitative analysis of the effect of biasing mismatch on the array size is discussed.

研究动机与目标

• 解决高密度、无选择器阻变交叉阵列中的漏电流路径问题，该问题阻碍了可靠的数据读取。
• 实现高吞吐量、全行并行读取，以克服近内存计算中的内存墙瓶颈。
• 设计一种传感电路，支持全行读出，无需参考位或多个周期。
• 分析偏置失配对阵列尺寸和功耗的影响，以确保系统稳健运行。
• 评估该技术与3D堆叠及多级阻变存储器架构的兼容性，以实现未来可扩展性。

提出的方法

• 将参考偏置电压 $V_B$ 施加到除激活行外的所有输入和输出端口，而激活行则施加 $V_{DD}$，以消除非选中行中的电流流动。
• 感测激活行中每个位线的输出电流，该电流与所选单元（低阻态LRS或高阻态HRS）的电阻成正比，从而在无漏电流干扰的情况下区分状态。
• 使用带比较器的电流感测电路来检测电流水平，其中比较器的输入电压受限于噪声容限（例如10 mV），以确保可靠决策。
• 推导读取过程的近似功耗模型，总功耗表示为 $P \triangleq V_{DD} \times I_{total}$，其中 $I_{total}$ 包括期望电流和非期望电流。
• 定义一个综合功耗、阵列利用率、有效阵列尺寸和吞吐量的性能指标（FOM），以定量比较本方法与以往技术的优劣。
• 通过建模非期望电流 $I_{unW}$ 作为电压失配 $\triangle V$、器件电阻和列数的函数，分析在偏置失配下允许的最大列宽 $N$。

实验结果

研究问题

• RQ1 能否为无选择器阻变交叉阵列设计一种单周期全行读出技术，以完全消除漏电流路径干扰？
• RQ2 所提出的传感电路如何在无需参考单元或多个周期的情况下实现高吞吐量读取？
• RQ3 在电压失配条件下，可可靠读取的最大阵列尺寸是多少？其与器件非线性的关系如何？
• RQ4 与现有方法相比，该技术的功耗如何？在性能与效率之间存在何种权衡？
• RQ5 该技术在多大程度上兼容3D堆叠和多级阻变存储器架构？

主要发现

• 所提技术可在单个周期内实现全行并行读出，达到最大吞吐量和100%的阵列利用率，优于以往需要多周期或参考位的方法。
• 对于线性器件，2 mV的偏置失配下，最大列宽 $N$ 限制为195，以维持比较器10 mV的噪声容限。
• 对于非线性开关器件，相同2 mV失配下，最大列宽显著增加至约6,500，这是由于非期望电流对电压失配的敏感性降低。
• 该方法功耗比文献[8]中的技术高出4.7倍，但由于吞吐量和阵列利用率更优，其性能指标（FOM）优于后者100倍以上。
• 该技术兼容3D堆叠，多个层可通过层级解码器共享同一套读出电路，从而实现可扩展的高密度存储架构。
• 该方法支持多级存储操作，尤其适用于非线性器件，但需对传感电路进行修改以区分多个电阻状态。