[论文解读] On the suitability of hBN as an insulator for 2D material-based ultrascaled CMOS devices

Theresia Knobloch, Yu. Yu. Illarionov+9 more|arXiv (Cornell University)|Aug 10, 2020

2D Materials and Applications参考文献 71被引用 15

一句话总结

本文批判性评估了六方氮化硼（hBN）作为超大规模二维材料基CMOS器件栅介质的适用性。基于无缺陷hBN的理论隧穿电流计算表明，即使在理想情况下，当等效氧化物厚度（EOT）低于1 nm时，hBN的漏电流仍比HfO₂或CaF₂高出几个数量级，因此不适合用于pMOS器件，且在低电源电压下，其性能也远逊于其他介质材料。

ABSTRACT

Complementary metal oxide semiconductor (CMOS) logic circuits at the ultimate scaling limit place the utmost demands on the properties of all materials involved. The requirements for semiconductors are well explored and could possibly be satisfied by a number of layered two-dimensional (2D) materials, like for example transition-metal dichalcogenides or black phosphorus. The requirements for the gate insulator are arguably even more challenging and difficult to meet. In particular the combination of insulator to semiconductor which forms the central element of the metal oxide semiconductor field effect transistor (MOSFET) has to be of superior quality in order to build competitive devices. At the moment, hexagonal boron nitride (hBN) is the most common two-dimensional insulator and widely considered to be the most promising gate insulator in nanoscaled 2D material-based transistors. Here, we critically assess the material parameters of hBN and conclude that while its properties render hBN an ideal candidate for many applications in 2D nanoelectronics, hBN is most likely not suitable as a gate insulator for ultrascaled CMOS devices.

研究动机与目标

• 评估hBN作为超大规模二维材料基CMOS器件栅介质的适用性。
• 确定hBN的局限性是源于本征材料特性，还是源于制造工艺不成熟。
• 评估hBN在极薄形态（1–6层）下对纳米尺度FET的性能极限。
• 在等效氧化物厚度（EOT）下，比较hBN与SiO₂、HfO₂和CaF₂等传统介质的隧穿电流水平。
• 确定hBN是否能满足下一代低功耗CMOS逻辑器件对严格漏电流要求。

提出的方法

• 利用Tsu-Esaki隧穿模型，对无缺陷、单晶hBN的隧穿电流进行理论建模。
• 结合密度泛函理论（DFT）与非平衡格林函数（NEGF）形式，模拟电子穿过hBN势垒的输运行为。
• 基于hBN的介电常数（ε ≈ 5）计算等效氧化物厚度（EOT），并与SiO₂（ε ≈ 3.9）等标准介质进行比较。
• 在EOT低于1 nm时，比较hBN与SiO₂、HfO₂（ε ≈ 20）和CaF₂（ε ≈ 9）的漏电流。
• 评估hBN的价带边位置及其有效隧穿质量对pMOS和nMOS结构中电流传输的影响。
• 分析原子缺陷（如C、O、H杂质及缺陷团簇）在增强陷阱辅助隧穿（TAT）中的作用，尽管基础模型假设为无缺陷层。

实验结果

研究问题

• RQ1 在EOT低于1 nm的超大规模2D CMOS器件中，hBN能否作为可行的栅介质？
• RQ2 在相同EOT下，hBN的隧穿电流水平与SiO₂、HfO₂等传统高κ介质及宽禁带介质相比如何？
• RQ3 hBN的本征材料特性（如低介电常数和价带边位置）在多大程度上限制了其在pMOS和nMOS晶体管中的性能？
• RQ4 hBN在极薄薄膜中性能不佳，是由于材料本身的限制，还是由于制造过程中引入的缺陷所致？
• RQ5 在低电源电压下漏电流问题减轻的陡坡晶体管架构（如隧穿FET）中，hBN能否被有效利用？

主要发现

• 即使在无缺陷情况下，当EOT <1 nm时，hBN的隧穿电流显著高于HfO₂或CaF₂，其漏电流水平比超大规模CMOS所需高出几个数量级。
• 在EOT低于1 nm时，由于其低介电常数（ε ≈ 5）、相对较高的价带边位置以及适中的有效隧穿质量，hBN极不适合用作pMOS器件的栅介质。
• 对于工作电压低于1.0 V的nMOS器件，hBN性能仅略逊于大多数介质，但当电压超过此阈值时，漏电流急剧增加。
• 即使不考虑实际缺陷，hBN的漏电流理论下限仍过高，无法满足下一代低功耗CMOS逻辑器件的严格要求。
• 尽管其范德华界面优异，且在较厚层（>5层）时可支持二维半导体中高载流子迁移率，但hBN因本征隧穿限制，无法作为缩放后的栅介质。
• 目前尚无针对不同制备方法下hBN中缺陷态和能级的全面基准数据，但缺陷诱导的陷阱辅助隧穿（TAT）被确定为实际器件中主导的漏电机制。