[论文解读] Parasitic Bipolar Leakage in III-V FETs: Impact of Substrate Architecture

B. Obradovic, Titash Rakshit+5 more|arXiv (Cornell University)|May 17, 2017

Semiconductor materials and devices参考文献 4被引用 3

一句话总结

本论文表明，高铟含量的纳米线栅-全环（GAA）InGaAs场效应晶体管（FET）由于空穴抽取能力差，存在严重的寄生双极漏电（PBE），因此不适合用于低漏电的先进互补金属氧化物半导体（CMOS）技术。通过实验数据与器件仿真，研究发现只有采用匹配的、带接触的体衬底结构——特别是具有零价带偏移且带远程接触的井结构——才能有效抑制PBE，使漏电降低至GAA器件在0.9V过驱动电压下的100倍以下。

ABSTRACT

InGaAs-based Gate-all-Around (GAA) FETs with moderate to high In content are shown experimentally and theoretically to be unsuitable for low-leakage advanced CMOS nodes. The primary cause for this is the large leakage penalty induced by the Parasitic Bipolar Effect (PBE), which is seen to be particularly difficult to remedy in GAA architectures. Experimental evidence of PBE in In70Ga30As GAA FETs is demonstrated, along with a simulation-based analysis of the PBE behavior. The impact of PBE is investigated by simulation for alternative device architectures, such as bulk FinFETs and FinFETs-on-insulator. PBE is found to be non-negligible in all standard InGaAs FET designs. Practical PBE metrics are introduced and the design of a substrate architecture for PBE suppression is elucidated. Finally, it is concluded that the GAA architecture is not suitable for low-leakage InGaAs FETs; a bulk FinFET is better suited for the role.

研究动机与目标

• 识别并量化寄生双极效应（PBE）在高铟含量InGaAs GAA FET中作为关态漏电主要来源的作用。
• 评估不同III-V族FET设计（包括GAA、体衬底FinFET和绝缘体上FinFET）中衬底结构对PBE抑制的影响。
• 开发实用的PBE指标，并识别一种能够实现窄带隙III-V族FET在先进CMOS节点下低漏电工作的衬底结构。
• 证明GAA器件中PBE引起的漏电在缺乏空穴抽取导电通路时会显著加剧，从而使其不适用于低功耗应用。

提出的方法

• 对通道长度在96 nm至530 nm之间的In70Ga30As GAA纳米线FET进行实验表征，测量室温与低温下的Id-Vg和Id-Vd特性曲线。
• 采用校准的三维TCAD仿真，结合非局域动态隧穿模型（基于紧束缚修正），以分离PBE贡献与纯隧穿（BTBT）及界面陷阱效应。
• 基于仿真比较多种结构（GAA、绝缘体上FinFET、体衬底FinFET、带宽隙或匹配衬底的FinFET-on-substrate）的PBE行为。
• 引入实用的PBE指标，量化因空穴积累和势垒降低导致的漏电增强，实现不同器件类型间的定量比较。
• 设计并分析两种衬底结构：零价带偏移且带远程井接触，以实现导电空穴抽取并消除PBE。
• 通过价带偏移分析与界面工程，评估不同衬底构型中的空穴输运势垒。

实验结果

研究问题

• RQ1 在高铟含量InGaAs GAA FET中，寄生双极效应（PBE）对关态漏电的贡献程度如何，是否显著超过纯BTBT效应？
• RQ2 在GAA结构中，由于通道与衬底之间缺乏导电通路，PBE如何被加剧，从而恶化亚阈值特性？
• RQ3 何种衬底结构修改可有效抑制III-V族FET中的PBE，同时保持静电控制与低漏电？
• RQ4 为何绝缘体上FinFET与宽带隙衬底FinFET仍存在显著PBE？其与匹配衬底体衬底FinFET相比表现如何？
• RQ5 零价带偏移且带接触的衬底结构是否能完全消除InGaAs FET中的PBE？此类解决方案的关键设计要求是什么？

主要发现

• 在0.9V过驱动电压下，GAA In70Ga30As FET的关态漏电比真正体衬底FinFET高出100倍，主要归因于主导的PBE，即使在中等通道长度下亦然。
• 在短沟道GAA器件中，随着VDS增加，关态亚阈值斜率显著恶化，这种行为与纯BTBT或界面陷阱效应不一致，但可被PBE完美解释。
• PBE导致关态Id-Vg曲线呈现非指数性“平坦化”特征，这是由于空穴积累降低电子势垒，引发漏电非线性增强的双重反馈机制所致。
• 采用带接触的零价带偏移衬底（如远程接触的InGaAs井）的体衬底FinFET可通过直接空穴抽取完全消除PBE，使漏电降至接近理想水平。
• 绝缘体上FinFET与宽带隙衬底FinFET仍存在PBE，因价带偏移形成空穴势垒，导致空穴积累与漏电增强。
• 唯有采用与沟道材料匹配且带远程井接触的衬底结构，才能完全抑制PBE，因此体衬底FinFET是先进CMOS中实现低漏电InGaAs FET的唯一可行选择。