[论文解读] PartitionPIM: Practical Memristive Partitions for Fast Processing-in-Memory

Orian Leitersdorf, Ronny Ronen+1 more|arXiv (Cornell University)|Jun 9, 2022

Advanced Memory and Neural Computing被引用 4

一句话总结

本文提出了一种实用且高效的忆阻器分区设计，用于处理内存计算（PIM）架构，以克服有态逻辑计算中的延迟-吞吐量权衡问题。通过引入半门结构以降低外围电路开销，并利用共享索引和模式生成器最小化控制消息，作者在仅增加1.2倍控制开销的情况下，相较于理想化模型实现了高达11倍的32位乘法加速，从而实现了可扩展的高性能内存内计算。

ABSTRACT

Digital memristive processing-in-memory overcomes the memory wall through a fundamental storage device capable of stateful logic within crossbar arrays. Dynamically dividing the crossbar arrays by adding memristive partitions further increases parallelism, thereby overcoming an inherent trade-off in memristive processing-in-memory. The algorithmic topology of partitions is highly unique, and was recently exploited to accelerate multiplication (11x with 32 partitions) and sorting (14x with 16 partitions). Yet, the physical implementation of memristive partitions, such as the peripheral decoders and the control message, has never been considered and may lead to vast impracticality. This paper overcomes that challenge with several novel techniques, presenting efficient practical designs of memristive partitions. We begin by formalizing the algorithmic properties of memristive partitions into serial, parallel, and semi-parallel operations. Peripheral overhead is addressed via a novel technique of half-gates that enables efficient decoding with negligible overhead. Control overhead is addressed by carefully reducing the operation set of memristive partitions, while resulting in negligible performance impact, by utilizing techniques such as shared indices and pattern generators. Ultimately, these efficient practical solutions, combined with the vast algorithmic potential, may revolutionize digital memristive processing-in-memory.

研究动机与目标

• 解决以往仅算法研究中忆阻器分区实现不切实际的问题，因其外围电路和控制开销过高。
• 通过在动态划分的交叉阵列中实现并行有态逻辑操作，克服忆阻器PIM中固有的延迟-吞吐量权衡。
• 设计物理上可实现的分区架构，在保持高算法性能的同时，最小化面积、能耗和控制复杂度。
• 通过减小控制消息大小和外围逻辑，证明实用化分区是可行且可扩展的，且不牺牲性能。
• 通过使基于分区的加速既高效又可实现，推动忆阻器PIM在大规模应用中的广泛应用。

提出的方法

• 提出一种新颖的半门技术，以降低外围解码器复杂度，实现比基线交叉阵列更低的面积和功耗。
• 将分区操作形式化为串行、并行和半并行拓扑，以指导高效实现。
• 通过将操作集限制为必要的逻辑类型（如非门、或非门），将控制消息长度相比无限制模型减少85%。
• 采用共享索引和模式生成器，高效编码控制信号，减少所需唯一控制位的数量。
• 设计三种分区模型——无限、标准和最小——在灵活性与实现效率之间提供不同权衡。
• 通过32位乘法案例研究评估设计，对比各模型在延迟、控制开销、面积和能耗方面的表现。

实验结果

研究问题

• RQ1 忆阻器分区能否在不产生过高外围或控制开销的前提下实现？
• RQ2 在分区PIM中，如何在不显著降低性能的前提下最小化控制消息大小？
• RQ3 外围复杂度对分区忆阻器交叉阵列的面积和能耗效率有何影响？
• RQ4 在分区PIM中，当操作集受到限制时，算法性能增益能保留多少？
• RQ5 在延迟、控制开销和面积效率方面，不同分区模型（无限、标准、最小）之间有何比较？

主要发现

• 半门技术降低了外围解码器复杂度，使得面积开销低于无分区的基线交叉阵列。
• 最小分区模型将控制消息长度减少至36位（相比无限模型的607位），仅产生1.2倍的开销，接近基线模型。
• 最小模型的延迟仅比理想化的无限模型增加1.32倍，但仍实现比串行乘法器高8.6倍的加速。
• 控制开销是实际分区中的主要瓶颈；所提技术相比无限制模型将控制开销降低了20倍。
• 由于中间忆阻器的存在，算法面积开销高于串行执行，但性能增益更大，且通过高效编码可有效管理。
• 由于并行性导致门电路数量增加，能耗提高2.1倍，但这一代价被乘法运算中8.6倍的延迟降低所合理化。