[论文解读] Performance Analysis of 6T and 9T SRAM

Apollos Ezeogu|arXiv (Cornell University)|May 18, 2019

Low-power high-performance VLSI design参考文献 9被引用 11

一句话总结

本文提出了一种9T SRAM单元，以克服在亚阈值和纳米级技术中传统6T SRAM的局限性，其中由于工艺失配和电压缩放，噪声容限会下降。通过Cadence Virtuoso仿真，9T设计显著提升了读取、写入和保持操作的静态噪声容限（SNM），从而在180nm至10nm工艺节点下，提高了低功耗、高速片上缓存应用的可靠性。

ABSTRACT

The SRAM cell is made up of latch, which ensures that the cell data is preserved as long as power is turned on and refresh operation is not required for the SRAM cell. SRAM is widely used for on-chip cache memory in microprocessors, game software, computers, workstations, portable handheld devices due to high data speed, low power consumption, low voltage supply, no-refresh needed. Therefore, to build a reliable cache/memory, the individual cell (SRAM) must be designed to have high Static Noise Margin (SNM). In sub-threshold region, conventional 6T-cell SRAM experiences poor read and write ability, and reduction in the SNM at various fluctuation of the threshold voltage, supply voltage down scaling, and technology scaling in nano-meter ranges (180nm, 90nm, 45nm, 22nm, 16nm and 10nm). Thus, noise margin becomes worse during read and write operations compared to hold operation which the internal feedback operates independent of the access transistors. Due to these limitations of the conventional 6T SRAM cell, we have proposed a 9T SRAM that will drastically minimize these limitations; the extra three transistors added to the 6T topology will improve the read, hold and write SNM. The design and simulation results were carried out using Cadence Virtuoso to evaluate the performance of 6T and 9T SRAM cells.

研究动机与目标

• 解决在纳米技术中由于工艺失配和电压缩放导致6T SRAM单元静态噪声容限（SNM）下降的问题。
• 提升SRAM单元在微处理器和便携式设备片上缓存存储器中读取、写入和保持操作的可靠性。
• 评估9T SRAM单元相较于传统6T SRAM在亚阈值工作状态和工艺缩放下的性能提升。
• 通过Cadence Virtuoso仿真验证所提出的9T SRAM设计在180nm至10nm工艺节点下的表现。

提出的方法

• 9T SRAM单元在标准6T SRAM结构基础上增加三个额外晶体管，以在读取和写入操作期间将锁存器与访问晶体管隔离。
• 该设计通过降低访问晶体管波动对锁存器稳定性的影响，提升了SNM。
• 使用Cadence Virtuoso进行仿真，以比较180nm至10nm多个工艺节点下6T与9T SRAM单元的性能。
• 分析重点为在不同电源电压和阈值电压波动下，读取、写入和保持操作的SNM。
• 在亚阈值工作条件下评估性能指标，以评估其在低功耗区域的可靠性。

实验结果

研究问题

• RQ1 6T SRAM在亚阈值工作状态和工艺失配下，其静态噪声容限（SNM）如何退化？
• RQ2 与6T SRAM相比，9T SRAM结构在读取和写入操作中SNM的提升程度如何？
• RQ3 9T设计在电源电压缩放和工艺缩小至10nm时，如何保持稳定性？
• RQ4 访问晶体管波动对6T SRAM中锁存器稳定性有何影响，而9T设计如何缓解这一问题？

主要发现

• 与传统的6T SRAM相比，9T SRAM设计在读取、写入和保持操作中显著提升了静态噪声容限（SNM）。
• 9T结构中增加的三个晶体管降低了锁存器对访问晶体管变化的敏感性，从而增强了稳定性。
• 在亚阈值工作状态下，9T SRAM保持了更高的SNM，使其在低电压、低功耗应用中更具可靠性。
• 通过Cadence Virtuoso进行的仿真结果证实，9T单元在180nm至10nm所有评估工艺节点下均优于6T SRAM。