[论文解读] Pixie: A heterogeneous Virtual Coarse-Grained Reconfigurable Array for high performance image processing applications

Amit Kulkarni, Dirk Stroobandt+3 more|arXiv (Cornell University)|May 4, 2017

Embedded Systems Design Techniques参考文献 5被引用 8

一句话总结

本文提出Pixie，一种在FPGA上实现的异构虚拟粗粒度可重构阵列（VCGRA），用于加速高性能图像处理。通过使用参数化配置流程，Pixie使处理单元的逻辑资源减少24%，虚拟通道的资源减少82%，从而实现快速编译与重配置，同时避免依赖硬布线DSP模块。

ABSTRACT

Coarse-Grained Reconfigurable Arrays (CGRAs) enable ease of programmability and result in low development costs. They enable the ease of use specifically in reconfigurable computing applications. The smaller cost of compilation and reduced reconfiguration overhead enables them to become attractive platforms for accelerating high-performance computing applications such as image processing. The CGRAs are ASICs and therefore, expensive to produce. However, Field Programmable Gate Arrays (FPGAs) are relatively cheaper for low volume products but they are not so easily programmable. We combine best of both worlds by implementing a Virtual Coarse-Grained Reconfigurable Array (VCGRA) on FPGA. VCGRAs are a trade off between FPGA with large routing overheads and ASICs. In this perspective we present a novel heterogeneous Virtual Coarse-Grained Reconfigurable Array (VCGRA) called "Pixie" which is suitable for implementing high performance image processing applications. The proposed VCGRA contains generic processing elements and virtual channels that are described using the Hardware Description Language VHDL. Both elements have been optimized by using the parameterized configuration tool flow and result in a resource reduction of 24% for each processing elements and 82% for each virtual channels respectively.

研究动机与目标

• 降低FPGA上图像处理加速器的开发成本与编译时间。
• 弥合高级应用描述与FPGA实现之间的差距。
• 通过在低成本FPGA上实现灵活、参数化的VCGRA，消除对硬编码DSP模块的依赖。
• 为Sobel边缘检测等图像处理工作负载实现高性能与低面积开销。
• 证明通过参数化重配置，VCGRAs可实现类似ASIC的效率与FPGA级别的可编程性。

提出的方法

• 使用参数化配置工具流程在FPGA上实现VCGRA，以优化逻辑与互连资源。
• 处理单元（PEs）设计为可配置功能单元，用于算术运算（加、减、乘等），以实现功能异构性。
• 虚拟通道（VCs）通过可调连接（TCONs）实现，并通过参数化优化，使资源使用减少82%。
• 该架构采用可重构互连网络，结合虚拟开关块（VSBs）与设置寄存器，实现数据路径的动态重配置。
• 使用FloPoCo实现定点与浮点PE变体，支持IEEE 754兼容的浮点运算。
• Sobel边缘检测滤波器使用45个PE与4个VC实现，PE的重配置时间为156 ms，VC的重配置时间为18.4 ms。

实验结果

研究问题

• RQ1 参数化VCGRA实现是否能降低FPGA上图像处理应用的资源使用与重配置开销？
• RQ2 无硬编码DSP模块的VCGRA与传统FPGA实现相比，在面积与性能方面表现如何？
• RQ3 参数化配置在多大程度上可减少处理单元与虚拟通道的逻辑与布线开销？
• RQ4 参数化对实际图像处理核的编译与重配置时间有何影响？
• RQ5 VCGRA能否在实现接近ASIC性能的同时，保持FPGA级别的可编程性并降低开发成本？

主要发现

• 通过参数化配置，所提出的VCGRA使处理单元的逻辑资源减少24%，虚拟通道的资源减少82%。
• 由于最小通道宽度减少42%，参数化实现的布线长度减少76%。
• 定点PE实现使LUT使用量减少5%，布线长度减少2%，重配置成本为3.4 ms。
• 浮点PE在面积上优化24%，布线长度减少25%，重配置成本为88.5 ms。
• 4×4 VCGRA阵列实现逻辑减少6%，布线长度减少4%，重配置成本为98.5 ms。
• Sobel滤波器的编译时间低于1秒，比特流生成约需1200秒——远快于传统FPGA流程。