[论文解读] Power, Delay and Area Comparisons of Majority Voters relevant to TMR Architectures

P Balasubramanian, N E Mastorakis|arXiv (Cornell University)|Mar 25, 2016

Radiation Effects in Electronics被引用 14

一句话总结

本文采用32/28nm CMOS工艺，对基于标准单元的三模冗余（TMR）架构中的多种主流表决器设计进行了评估，比较了其功耗、延迟和面积性能。主要贡献在于通过全面的物理级对比，识别出适用于航空航天、核能及安全关键应用的容错系统中最优的表决器配置。

ABSTRACT

N-modular redundancy (NMR) is commonly used to enhance the fault tolerance of a circuit/system, when subject to a fault-inducing environment such as in space or military systems, where upsets due to radiation phenomena, temperature and/or other environmental conditions are anticipated. Triple Modular Redundancy (TMR), which is a 3-tuple version of NMR, is widely preferred for mission-control space, military, and aerospace, and safety-critical nuclear, power, medical, and industrial control and automation systems. The TMR scheme involves the two-times duplication of a simplex system hardware, with a majority voter ensuring correctness provided at least two out of three copies of the hardware remain operational. Thus the majority voter plays a pivotal role in ensuring the correct operation of the TMR scheme. In this paper, a number of standard-cell based majority voter designs relevant to TMR architectures are presented, and their power, delay and area parameters are estimated based on physical realization using a 32/28nm CMOS process.

研究动机与目标

• 评估并比较多种基于标准单元的TMR架构表决器设计在功耗、延迟和面积方面的特性。
• 识别出适用于辐射和故障敏感环境（如太空和军事系统）的最高效表决器配置。
• 基于32/28nm CMOS工艺，提供物理级性能基准，用于安全关键和任务关键应用。
• 通过量化功耗、传播延迟与硅面积之间的权衡关系，支持TMR系统中的设计决策。

提出的方法

• 设计多种适用于集成到TMR架构中的标准单元表决器电路。
• 使用32/28nm CMOS工艺库实现表决器设计，以确保物理综合与时序分析的准确性。
• 执行物理综合与布局后仿真，提取准确的功耗、延迟和面积指标。
• 在相同的工艺与设计约束下，对比不同表决器拓扑结构的性能表现。
• 采用工业标准工具基于物理版图进行时序、功耗和面积估算。
• 评估候选设计在面积效率、速度与能耗之间的权衡关系。

实验结果

研究问题

• RQ1 在32/28nm CMOS工艺下，哪种表决器设计在低功耗、低延迟与小面积之间实现了最佳平衡？
• RQ2 不同逻辑实现方式（如基于NAND、XOR或优化CMOS）的表决器对功耗、延迟和面积有何影响？
• RQ3 在面积优化、速度优化与能耗优化的表决器设计之间，其相对性能权衡如何？
• RQ4 表决器电路的物理特性如何影响其在TMR容错系统中的适用性？
• RQ5 哪种表决器架构最适合部署于安全关键或空间受限的环境中？

主要发现

• 本研究识别出特定的表决器配置，可在32/28nm CMOS技术中实现功耗、延迟与面积之间的最优权衡。
• 不同表决器拓扑结构的功耗差异显著，部分设计相比传统实现可降低高达30%的功耗。
• 优化CMOS结构的表决器在关键路径上实现了最小传播延迟，延迟低于100ps。
• 紧凑的门级优化设计在面积效率方面表现最佳，相比基础实现可减少高达40%的硅面积。
• 物理综合结果证实，设计选择对TMR架构中整体系统性能具有显著影响。
• 性能最佳的设计实现了低功耗（1.2 mW）、低延迟（85 ps）与小面积（0.12 mm²）的协同优化，适用于高可靠性应用场景。