[论文解读] Predicting Post-Route Quality of Results Estimates for HLS Designs using Machine Learning

Pingakshya Goswami, Dinesh Bhatia|arXiv (Cornell University)|May 24, 2022

VLSI and FPGA Design Techniques参考文献 7被引用 7

一句话总结

本文提出了一种机器学习模型，可直接从C/C++行为代码和LLVM中间表示（IR）预测高层次综合（HLS）设计的时序与资源指标——时钟周期、延迟和LUT使用量，无需进行迭代式高层次综合。该模型在多个FPGA系列上实现了低于10%的预测误差，显著提升了设计空间探索的效率与准确性，优于传统HLS估算方法。

ABSTRACT

Machine learning (ML) has been widely used to improve the predictability of EDA tools. The use of CAD tools that express designs at higher levels of abstraction makes machine learning even more important to highlight the performance of various design steps. Behavioral descriptions used during the high-level synthesis (HLS) are completely technology independent making it hard for designers to interpret how changes in the synthesis options affect the resultant circuit. FPGA design flows are completely embracing HLS based methodologies so that software engineers with almost no hardware design skills can easily use their tools. HLS tools allow design space exploration by modifying synthesis options, however, they lack accuracy in the Quality of Results (QoR) reported right after HLS. This lack of correctness results in sub-optimal designs with problems in timing closure. This paper presents a robust ML based design flow that can accurately predict post-route QoR for a given behavioral description without the need to synthesize the design. The model is an important design exploration tool where a designer can quickly view the impact on overall design quality when local and global optimization directives are changed. The proposed methodology presents two strong advantages: (i) Accurate prediction of the design quality (QoR), and (ii) complete elimination of the need to execute high-level synthesis for each design option. We predict three post route parameters, (i). Area, (ii). Latency and (iii). Clock Period of a design just by analyzing the high level behavioral code and some intermediate representation codes. We have integrated the methodology with Xilinx HLS tools and have demonstrated accurate estimation on a variety of FPGA families. Our estimated results are within 10\% of actual computed values

研究动机与目标

• 为解决高层次综合（HLS）工具在高层次综合后立即生成的质量结果（QoR）估算不准确的问题。
• 通过实现对综合后指标的快速、准确预测，消除在设计空间探索过程中重复运行高层次综合的需求。
• 为设计人员提供一种可靠、快速的反馈回路，用于评估综合指令对最终设计质量的影响。
• 开发一种机器学习框架，从高层次代码和LLVM IR预测最终设计质量，绕过完整的综合流程。

提出的方法

• 从C/C++行为代码和LLVM中间表示（IR）中提取特征，包括控制流、数据流和调用图。
• 使用经典机器学习回归模型，基于实际HLS运行生成的带标签综合后QoR数据进行训练。
• 在多个FPGA系列（Zynq 7000、Virtex-7、Kintex-7）上训练模型，目标频率范围为100MHz至500MHz。
• 将框架与Xilinx Vivado HLS集成，仅使用行为代码和综合指令作为输入。
• 应用特征工程，以捕捉全局目标频率和局部指令对调度与资源分配的影响。
• 在未见过的设计和不同FPGA设备上验证模型，证明其在训练数据之外具有良好的泛化能力。

实验结果

研究问题

• RQ1 机器学习能否在不运行高层次综合的情况下，仅从高层次行为代码准确预测综合后时钟周期、延迟和LUT使用量？
• RQ2 该模型的预测精度与商业HLS工具（如Vivado HLS）相比，在多样化基准测试和FPGA系列中表现如何？
• RQ3 该模型在未见设计和训练数据中未包含的目标频率上的泛化能力如何？
• RQ4 该模型在多大程度上能够捕捉全局目标频率和局部综合指令对最终设计质量的影响？
• RQ5 该模型能否消除在设计空间探索过程中重复运行高层次综合的需求？

主要发现

• 所提出的ML模型在基准测试中对综合后时钟周期、延迟和LUT使用量的平均绝对百分比误差（MAPE）分别为6.29%、10.32%和392.33%，显著优于Vivado HLS对延迟的平均MAPE 100.45%和对时钟周期的198.09%。
• 在Zynq 7000上的adpcm基准测试中，模型预测值与实际综合后结果高度吻合，三项指标的皮尔逊相关系数均接近1.0。
• 在所有测试的FPGA系列中，时钟周期和延迟预测误差均低于10%，尽管LUT预测误差因动态范围较大而有所上升，但仍处于可接受范围。
• 模型在未见设计和频率上表现出良好泛化能力：仅在3个频率（100MHz、150MHz、200MHz）上进行训练，但能准确预测8个频率的QoR，包括5个未在训练集中出现的频率。
• 在Zynq、Virtex-7和Kintex-7的64个全新、未见过的指令优化设计上，模型保持了较低的MAPE（时钟周期为5.55–6.50%，延迟为17.10–19.50%），展现出强大的鲁棒性与泛化能力。
• 该模型通过直接从高层次代码实现快速、准确的QoR估算，减少了耗时的C-综合步骤，从而显著加速了设计空间探索。