[论文解读] Quantum Transport Simulation of Sub-1-nm Gate Length Monolayer MoS2 Transistors

Ying Li, Yang Shen+8 more|arXiv (Cornell University)|Apr 21, 2024

2D Materials and Applications被引用 4

一句话总结

本研究通过从头算量子输运模拟，探究了栅长小于1 nm的单层MoS2晶体管的性能极限。通过掺杂和介质工程，作者实现了p型高性能器件的创纪录开态电流密度800 μA/μm，以及n型器件的409 μA/μm，证明了其在下一代电子器件中实现更优能效延迟积的可行性。

ABSTRACT

Sub-1-nm gate length $MoS_2$ transistors have been experimentally fabricated, but their device performance limit remains elusive. Herein, we explore the performance limits of the sub-1-nm gate length monolayer (ML) $MoS_2$ transistors through ab initio quantum transport simulations. Our simulation results demonstrate that, through appropriate doping and dielectric engineering, the sub-1-nm devices can meet the requirement of extended 'ITRS'(International Technology Roadmap for Semiconductors) $L_g$=0.34 nm. Following device optimization, we achieve impressive maximum on-state current densities of 409 $μA / μm$ for n-type and 800 $μA / μm$ for p-type high-performance (HP) devices, while n-type and p-type low-power (LP) devices exhibit maximum on-state current densities of 75 $μA / μm$ and 187 $μA / μm$, respectively. We employed the Wentzel-Kramer-Brillouin (WKB) approximation to explain the physical mechanisms of underlap and spacer region optimization on transistor performance. The underlap and spacer regions primarily influence the transport properties of sub-1-nm transistors by respectively altering the width and body factor of the potential barriers. Compared to ML $MoS_2$ transistors with a 1 nm gate length, our sub-1-nm gate length HP and LP ML $MoS_2$ transistors exhibit lower energy-delay products. Hence the sub-1-nm gate length transistors have immense potential for driving the next generation of electronics.

研究动机与目标

• 确定栅长小于1 nm的单层MoS2晶体管的性能极限，尽管其已成功制备，但实验上尚未被探索。
• 评估器件工程（特别是掺杂和介质设计）在亚1 nm尺度下对输运特性的影响。
• 识别满足或超越ITRS 0.34 nm栅长目标的最优器件结构。
• 分析在超缩放晶体管中，源漏重叠区和间隔区效应对隧穿势垒的物理机制。

提出的方法

• 采用从头算量子输运模拟方法，利用第一性原理方法模拟单层MoS2晶体管中的电子输运。
• 应用Wentzel-Kramers-Brillouin（WKB）近似，分析源漏重叠区和间隔区对势垒宽度和沟道因子的调制作用。
• 系统性地改变掺杂分布和介质层结构，以优化开态电流和亚阈值摆幅。
• 分别对高性能（HP）和低功耗（LP）器件变体进行分析，评估电流密度与能效之间的权衡。
• 模拟n型和p型晶体管，以比较不同载流子类型下的性能表现。
• 评估能效延迟积（EDP），以评估器件整体效率相对于1 nm参考器件的性能。

实验结果

研究问题

• RQ1 亚1 nm栅长的单层MoS2晶体管能否实现足以支撑下一代电子器件的性能水平？
• RQ2 源漏重叠区和间隔区如何影响超缩放MoS2晶体管中的隧穿势垒特性？
• RQ3 哪些掺杂和介质工程策略可最大化开态电流，同时保持低关态电流？
• RQ4 在原子尺度下，单层MoS2能否满足ITRS 0.34 nm栅长目标？
• RQ5 亚1 nm MoS2晶体管的能效延迟积与1 nm参考器件相比如何？

主要发现

• 亚1 nm栅长的单层MoS2晶体管在p型高性能器件中实现了最高800 μA/μm的开态电流密度。
• n型高性能器件的开态电流密度达到409 μA/μm，展现出优异的电子输运能力。
• 低功耗n型和p型器件的开态电流分别为75 μA/μm和187 μA/μm，表明其具备良好的能效潜力。
• WKB近似结果表明，源漏重叠区和间隔区可调制有效势垒宽度和沟道因子，从而直接影响隧穿效率。
• 亚1 nm的HP和LP器件的能效延迟积低于1 nm参考器件，表明其具有更高的能效。
• 通过优化掺杂和介质工程，亚1 nm MoS2晶体管满足了ITRS 0.34 nm栅长的严格要求。