[论文解读] Ratatoskr: An open-source framework for in-depth power, performance and area analysis in 3D NoCs

Jan Moritz Joseph, Lennart Bamberg+5 more|arXiv (Cornell University)|Dec 11, 2019

Advanced Memory and Neural Computing参考文献 25被引用 8

一句话总结

Ratatoskr 是一个开源的、全面的 3D 网络芯片（NoC）架构功耗、性能和面积（PPA）分析框架，支持异构 3D 集成。它通过统一的、用户友好的配置界面，实现了周期精确的仿真，对链路的动态功耗估计精度达 2.4%，并通过优化交叉开关设计，使路由器功耗最高降低 32%。该框架还支持硬件生成和多抽象层级的报告。

ABSTRACT

We introduce ratatoskr, an open-source framework for in-depth power, performance and area (PPA) analysis in NoCs for 3D-integrated and heterogeneous System-on-Chips (SoCs). It covers all layers of abstraction by providing a NoC hardware implementation on RT level, a NoC simulator on cycle-accurate level and an application model on transaction level. By this comprehensive approach, ratatoskr can provide the following specific PPA analyses: Dynamic power of links can be measured within 2.4% accuracy of bit-level simulations while maintaining cycle-accurate simulation speed. Router power is determined from RT level synthesis combined with cycle-accurate simulations. The performance of the whole NoC can be measured both via cycle-accurate and RT level simulations. The performance of individual routers is obtained from RT level including gate-level verification. The NoC area is calculated from RT level. Despite these manifold features, ratatoskr offers easy two-step user interaction: First, a single point-of-entry that allows to set design parameters and second, PPA reports are generated automatically. For both the input and the output, different levels of abstraction can be chosen for high-level rapid network analysis or low-level improvement of architectural details. The synthesize NoC model reduces up to 32% total router power and 3% router area in comparison to a conventional standard router. As a forward-thinking and unique feature not found in other NoC PPA-measurement tools, ratatoskr supports heterogeneous 3D integration that is one of the most promising integration paradigms for upcoming SoCs. Thereby, ratatoskr lies the groundwork to design their communication architectures.

研究动机与目标

• 为解决 3D NoC 中缺乏全面、集成的工具以实现对异构 3D 集成芯片的精确 PPA 分析的问题。
• 在保持仿真效率的同时，实现链路和路由器级别的精确周期精确功耗估计。
• 通过建模采用不同工艺节点的模拟信号、逻辑和存储器晶粒，支持异构 3D 集成——这对下一代 SoC 至关重要。
• 提供一个统一、易于使用的框架，仅通过一个配置文件即可生成硬件实现、性能指标和 PPA 报告。
• 通过利用路由算法的洞察，消除交叉开关中的未使用转向，实现路由器功耗和面积的降低，同时不牺牲性能。

提出的方法

• 该框架集成了一款使用数据流矩阵追踪链路和虚拟通道间流量模式的周期精确 NoC 仿真器，从而实现高精度的功耗建模。
• 链路的动态功耗通过依赖于模式的开关活动和耦合效应进行估计，使用数据流矩阵建模，内存复杂度为 O(n²)，其中 n 为流量颜色数。
• 路由器功耗通过 RTL 综合与周期精确仿真相结合得出，使用从配置自动生成的硬件模型。
• 该框架支持事务级（TL）应用建模，可注入真实世界或合成的流量模式，从而在高层抽象下实现性能和 PPA 分析。
• 预标定的门级库支持 RTL 层级的面积估计，而通过基于路由算法分析移除交叉开关中的未使用转向，实现功耗和面积的节省。
• 单点配置接口允许用户设置设计参数，并自动在多个抽象层级生成 PPA 报告。

实验结果

研究问题

• RQ1 如何通过统一框架在从门级到事务级的多个抽象层级上实现对 3D NoC 的高精度 PPA 分析？
• RQ2 通过引入依赖于模式的开关活动和虚拟通道行为，功耗估计精度相比传统模型可提升多少？
• RQ3 在 3D NoC 中，通过移除交叉开关中的未使用转向，能否在不降低性能的前提下减少路由器功耗和面积？
• RQ4 基于数据流矩阵的仿真器与传统仿真器（如 Noxim）相比，其仿真性能如何，同时保持高精度？
• RQ5 Ratatoskr 在多大程度上支持异构 3D 集成？这对混合工艺技术 SoC 的 PPA 建模有何影响？

主要发现

• 与比特级仿真相比，链路的动态功耗估计精度达到 2.4%，显著优于传统模型（误差最高可达 42.5%）。
• 基于路由算法分析，通过移除交叉开关中的未使用转向，框架可将总路由器功耗降低最多 32%，面积减少 3%。
• 由于采用数据流矩阵，仿真性能相比 Noxim 降低约 2 倍，但这一权衡因建模精度的显著提升而合理。
• 该框架支持异构 3D 集成，可实现对包含不同层级上逻辑、存储器和模拟信号晶粒的系统进行精确的 PPA 分析。
• 使用数据流矩阵可确保恒定的内存复杂度（O(n²)），避免了比特精确仿真中随时间线性增长的追踪文件大小，从而带来显著的内存和性能优势。
• 该框架可从配置文件自动生成硬件实现，支持 RTL 层级的综合与功能验证，全面兼容标准单元技术。