[论文解读] Reduced-Latency SC Polar Decoder Architectures

Chuan Zhang, Bo Yuan+1 more|arXiv (Cornell University)|Nov 3, 2011

Error Correcting Code Techniques参考文献 4被引用 4

一句话总结

本文提出一种采用前瞻技术、流水线、并行处理及一种新型输入生成电路（ICG）的低延迟连续取消（SC）极化译码器，与传统设计相比，将译码延迟减半，吞吐量加倍，且面积开销极小。该架构在合并的处理单元中采用子结构共享，并利用类FFT信号生成方法实现动态输入计算。

ABSTRACT

Polar codes have become one of the most favorable capacity achieving error correction codes (ECC) along with their simple encoding method. However, among the very few prior successive cancellation (SC) polar decoder designs, the required long code length makes the decoding latency high. In this paper, conventional decoding algorithm is transformed with look-ahead techniques. This reduces the decoding latency by 50%. With pipelining and parallel processing schemes, a parallel SC polar decoder is proposed. Sub-structure sharing approach is employed to design the merged processing element (PE). Moreover, inspired by the real FFT architecture, this paper presents a novel input generating circuit (ICG) block that can generate additional input signals for merged PEs on-the-fly. Gate-level analysis has demonstrated that the proposed design shows advantages of 50% decoding latency and twice throughput over the conventional one with similar hardware cost.

研究动机与目标

• 为解决传统连续取消（SC）极化译码器因码长过长而导致的高译码延迟问题。
• 在不显著增加硬件成本的前提下降低延迟，以支持实时应用。
• 通过流水线和并行处理技术提升SC极化译码的吞吐量。
• 设计一种高效的输入生成电路（ICG），以动态支持合并的处理单元。
• 通过跨处理单元共享子结构实现高硬件效率。

提出的方法

• 应用前瞻技术以缩短连续取消译码过程中的依赖链。
• 设计一种采用流水线和并行处理方案的并行SC极化译码器。
• 实施子结构共享方法，将处理单元（PEs）合并，以降低面积开销。
• 提出一种新颖的输入生成电路（ICG），可动态生成额外输入，其设计灵感源自FFT架构。
• 通过门级分析验证设计的性能与硬件效率。
• 优化译码器架构，以在延迟降低、吞吐量提升与面积成本之间实现平衡。

实验结果

研究问题

• RQ1 如何在不增加硬件成本的前提下降低SC极化译码器的译码延迟？
• RQ2 哪些架构技术可实现极化译码中的高吞吐量与低延迟？
• RQ3 前瞻技术能否有效缩短连续取消译码中的关键路径？
• RQ4 如何设计一种输入生成电路（ICG），以支持合并处理单元的动态输入生成？
• RQ5 子结构共享在并行SC译码器中能在多大程度上降低面积，同时保持性能？

主要发现

• 所提设计相较传统SC极化译码器，将译码延迟降低了50%。
• 吞吐量相较传统设计加倍，实现更高的数据速率处理能力。
• 硬件成本与传统设计相近，表明具有高面积效率。
• 子结构共享方法通过在合并的处理单元间复用组件，有效降低了面积。
• 新型输入生成电路（ICG）可实现动态输入信号生成，支持高效的并行处理。
• 门级分析证实，该设计在延迟与吞吐量方面具有显著优势，且面积开销极小。