[论文解读] Reducing the CNOT count for Clifford+T circuits on NISQ architectures

Vlad Gheorghiu, Jiaxin Huang+3 more|arXiv (Cornell University)|Nov 24, 2020

Quantum Computing Algorithms and Architecture被引用 6

一句话总结

本文提出一种基于斯坦纳树的切片-重构方法，用于在NISQ架构中减少限制连通性的 Clifford+T 电路中的CNOT门数量。通过在H门处切分电路，并利用相位多项式与线性变换综合对各段进行重综合，该方法显著降低了CNOT开销——相比基于SWAP的映射，CNOT开销最高可减少50%，尤其在9至20量子比特的随机电路与基准电路中表现优异。

ABSTRACT

While mapping a quantum circuit to the physical layer one has to consider the numerous constraints imposed by the underlying hardware architecture. Connectivity of the physical qubits is one such constraint that restricts two-qubit operations, such as CNOT, to "connected" qubits. SWAP gates can be used to place the logical qubits on admissible physical qubits, but they entail a significant increase in CNOT-count. In this paper we consider the problem of reducing the CNOT-count in Clifford+T circuits on connectivity constrained architectures, like noisy intermediate-scale quantum (NISQ) computing devices. We "slice" the circuit at the position of Hadamard gates and "build" the intermediate {CNOT,T} sub-circuits using Steiner trees, significantly improving on previous methods. We compared the performance of our algorithms while mapping different benchmark and random circuits to some well-known architectures such as 9-qubit square grid, 16-qubit square grid, Rigetti 16-qubit Aspen, 16-qubit IBM QX5 and 20-qubit IBM Tokyo. Our methods give less CNOT-count compared to Qiskit and TKET transpiler as well as using SWAP gates. Assuming most of the errors in a NISQ circuit implementation are due to CNOT errors, then our method would allow circuits with few times more CNOT gates be reliably implemented than the previous methods would permit.

研究动机与目标

• 在硬件连通性受限条件下，减少Clifford+T电路中的CNOT门数量。
• 最小化将逻辑量子比特映射到物理连接量子比特时引入的SWAP门开销。
• 通过减少主要由CNOT门引起的错误，提高NISQ电路的可靠性。
• 开发一种可扩展的、硬件感知的编译策略，尊重连通性图，且不依赖于昂贵的SWAP插入。

提出的方法

• 在H门处切分输入电路，以隔离{CNOT, T, T†, S, S†, X, Y, Z}子电路。
• 对每个切片，计算相位多项式与线性变换，以指导重综合。
• 使用PHASE-NW-SYNTH与LINEAR-TF-SYNTH算法，基于奇偶项与斯坦纳树原理构建CNOT网络。
• 应用斯坦纳树以优化连通性图上的量子比特路由，从而最小化CNOT数量。
• 实现两种变体：CNOT-OPT-A在相位多项式计算前进行切分，而CNOT-OPT-B则先计算全局相位多项式。
• 在包括9量子比特方形网格、16量子比特IBM QX5和20量子比特IBM Tokyo在内的真实架构上评估性能。

实验结果

研究问题

• RQ1 在连通性受限的Clifford+T电路中，在H门处切分电路是否能比全局优化获得更低的CNOT数量？
• RQ2 在NISQ架构上，基于斯坦纳树的重综合与基于SWAP的映射相比，CNOT开销如何？
• RQ3 对电路段进行局部重综合（CNOT-OPT-A）是否优于全局相位多项式重综合（CNOT-OPT-B）以减少CNOT数量？
• RQ4 基于相位多项式综合的方法在不显著增加CNOT数量的前提下，能在多大程度上减少T门数量？
• RQ5 与Qiskit和TKET等最先进的编译器相比，该方法在CNOT效率方面表现如何？

主要发现

• 在随机电路中，CNOT-OPT-A相比Qiskit和TKET将CNOT开销最高降低了50%，且CNOT数量显著低于SWAP模板。
• 在基准电路上，CNOT-OPT-A在所有测试架构中均实现了低于SWAP模板和Qiskit/TKET的CNOT开销。
• CNOT-OPT-A优于CNOT-OPT-B，因为局部优化有效缓解了相位多项式重综合通常导致的CNOT数量增加。
• 该方法实现的CNOT数量低于基于SWAP的映射，后者在长度为ℓ的路径上每个SWAP需约6(ℓ−1)个CNOT。
• 在9至20量子比特架构（如IBM Tokyo、Rigetti Aspen）上的仿真结果表明，该方法在多种连通性图上均表现出一致的性能提升。
• 该方法对不同类型的电路均具有鲁棒性，即使与具备先进量子比特映射功能的编译器相比，也能实现可测量的性能增益。