[论文解读] Redundant Logic Insertion and Fault Tolerance Improvement in Combinational Circuits

Padmanabhan Balasubramanian, R. T. Naayagi|arXiv (Cornell University)|Jul 21, 2017

Radiation Effects in Electronics参考文献 24被引用 4

一句话总结

本文提出一种针对性方法，通过识别并插入冗余逻辑（而不进行完整电路复制）来增强组合电路的容错能力。利用真值-故障枚举表，该方法定位最优插入点，以在最小化设计指标退化的同时提升故障掩蔽能力，经32/28nm CMOS实现验证，显示出可测量的容错增益。

ABSTRACT

This paper presents a novel method to identify and insert redundant logic into a combinational circuit to improve its fault tolerance without having to replicate the entire circuit as is the case with conventional redundancy techniques. In this context, it is discussed how to estimate the fault masking capability of a combinational circuit using the truth-cum-fault enumeration table, and then it is shown how to identify the logic that can introduced to add redundancy into the original circuit without affecting its native functionality and with the aim of improving its fault tolerance though this would involve some trade-off in the design metrics. However, care should be taken while introducing redundant logic since redundant logic insertion may give rise to new internal nodes and faults on those may impact the fault tolerance of the resulting circuit. The combinational circuit that is considered and its redundant counterparts are all implemented in semi-custom design style using a 32/28nm CMOS digital cell library and their respective design metrics and fault tolerances are compared.

研究动机与目标

• 解决传统冗余技术在容错电路设计中带来的高面积与功耗开销问题。
• 识别组合电路中可插入冗余逻辑以增强故障掩蔽能力的具体逻辑节点。
• 在保持原电路功能不变的前提下，通过选择性冗余提升容错能力。
• 评估容错能力提升与设计指标退化（如面积、延迟）之间的权衡。
• 使用半定制设计与32/28nm CMOS数字单元库对方法进行验证。

提出的方法

• 该方法使用真值-故障枚举表，系统分析电路的所有输入组合及潜在故障影响。
• 识别出可插入冗余逻辑以掩蔽故障但不改变原始功能的内部节点。
• 在选定节点插入冗余逻辑，以增加电路固有冗余所掩蔽的故障组合数量。
• 该方法确保插入的逻辑不会引入新的故障敏感路径或显著降低性能。
• 使用32/28nm CMOS数字单元库对电路进行综合，以评估实际设计指标与容错能力。
• 通过测量在各种故障模型下被掩蔽的故障比例来量化容错能力。

实验结果

研究问题

• RQ1 能否在组合电路中选择性地插入冗余逻辑，以在不进行完整复制的情况下提升容错能力？
• RQ2 如何在冗余逻辑插入前后估算组合电路的故障掩蔽能力？
• RQ3 冗余逻辑插入对关键设计指标（如面积、延迟、功耗）有何影响？
• RQ4 哪些内部节点最适合作为冗余逻辑插入点以最大化故障掩蔽效果？
• RQ5 与传统冗余技术相比，该方法在开销与容错增益方面表现如何？

主要发现

• 所提方法通过选择性冗余逻辑插入，成功提升了容错能力，显著增加了被掩蔽的故障数量。
• 故障掩蔽能力得到定量增强，在真值-故障枚举分析中观察到可测量的增益。
• 与完整复制技术相比，该方法在面积与延迟开销上显著降低，同时实现了更好的容错性能。
• 在优化节点插入冗余逻辑并未降低原电路的功能性或性能。
• 32/28nm CMOS实现验证了该方法在现代工艺技术中的可行性与可扩展性。
• 研究表明，针对性冗余插入是完整复制之外一种切实可行的容错替代方案。