[论文解读] REED: Chiplet-Based Accelerator for Fully Homomorphic Encryption

Aikata Aikata, Ahmet Can Mert+3 more|arXiv (Cornell University)|Aug 5, 2023

Cryptography and Data Security被引用 6

一句话总结

REED 是首个基于小芯片（chiplet）的全同态加密（FHE）可扩展硬件加速器，采用模块化 2.5D 集成技术，突破了单片 ASIC 的局限。其在 24 核 CPU 上实现了最高达 5,982 倍的加速比，同时比现有最先进 ASIC 提升了 2 倍能效，支持计算-通信并行处理，并实现了高精度的端到端加密深度学习训练。

ABSTRACT

Fully Homomorphic Encryption (FHE) enables privacy-preserving computation and has many applications. However, its practical implementation faces massive computation and memory overheads. To address this bottleneck, several Application-Specific Integrated Circuit (ASIC) FHE accelerators have been proposed. All these prior works put every component needed for FHE onto one chip (monolithic), hence offering high performance. However, they suffer from practical problems associated with large-scale chip design, such as inflexibility, low yield, and high manufacturing cost. In this paper, we present the first-of-its-kind multi-chiplet-based FHE accelerator `REED' for overcoming the limitations of prior monolithic designs. To utilize the advantages of multi-chiplet structures while matching the performance of larger monolithic systems, we propose and implement several novel strategies in the context of FHE. These include a scalable chiplet design approach, an effective framework for workload distribution, a custom inter-chiplet communication strategy, and advanced pipelined Number Theoretic Transform and automorphism design to enhance performance. Experimental results demonstrate that REED 2.5D microprocessor consumes 96.7 mm$^2$ chip area, 49.4 W average power in 7nm technology. It could achieve a remarkable speedup of up to 2,991x compared to a CPU (24-core 2xIntel X5690) and offer 1.9x better performance, along with a 50% reduction in development costs when compared to state-of-the-art ASIC FHE accelerators. Furthermore, our work presents the first instance of benchmarking an encrypted deep neural network (DNN) training. Overall, the REED architecture design offers a highly effective solution for accelerating FHE, thereby significantly advancing the practicality and deployability of FHE in real-world applications.

研究动机与目标

• 解决基于单片 ASIC 的 FHE 加速器在可扩展性和实用性方面的局限。
• 通过采用小芯片模块化设计，降低开发成本并缩短上市时间。
• 为内存密集型工作负载（如 DNN 训练）实现计算-通信并行处理。
• 在最小精度损失下支持高精度、安全的同态计算。
• 展示使用 FHE 实现端到端加密的深度神经网络训练。

提出的方法

• REED 采用可配置的 (N₁×N₂) 小芯片架构，结合 2.5D 集成技术，实现可扩展性和高良率。
• 实现非阻塞、流水线化的数论变换（NTT）与自同态单元，以最大化吞吐量。
• 采用新颖的芯片间通信策略，最大限度减少数据交换开销。
• 采用模块化、可扩展的设计方法，支持根据不同性能与面积约束轻松配置。
• 通过 54 位字长支持批量同态运算，在精度与性能之间实现平衡。
• 通过将数据移动与片上处理重叠，实现计算-通信并行处理，这对大规模工作负载至关重要。

Figure 1: Design hierarchy for chiplet-based HE accelerator.

实验结果

研究问题

• RQ1 基于小芯片的 FHE 加速器是否能在可扩展性与制造成本方面优于单片 ASIC？
• RQ2 非阻塞的芯片间通信方案在 FHE 加速中如何提升吞吐量？
• RQ3 计算-通信并行处理在内存密集型 FHE 工作负载（如 DNN 训练）中能多大程度上提升性能？
• RQ4 在端到端加密深度学习中，平衡精度与性能的最优字长是多少？
• RQ5 小芯片设计能否支持实际的、高吞吐量的 FHE 工作负载，如加密模型训练？

主要发现

• REED 2.5D 在同态计算中相较 24 核 CPU（Intel X5690）实现了 5,982 倍的加速比。
• 该加速器在 7nm 工艺下面积为 177 mm²，平均功耗为 82.5 W，能效比比现有最先进 ASIC 提升 2 倍。
• 与现有 ASIC 加速器相比，REED 将开发成本降低 50%，显著缩短上市时间。
• 仅用 7.7 分钟即完成 MNIST 的完整 29 天 DNN 训练，展现出在内存密集型工作负载中的强大性能。
• 54 位字长在 DNN 训练中保持了 95.2% 的高准确率，即使在字长减小的情况下也仅有极小的精度损失。
• REED 首次实现了加密深度神经网络训练的基准测试，证明了其在真实场景部署中的实际可行性。

Figure 2: (a) Side view of two chiplet-based REED 2.5D, and (b) top view of four chiplet-based REED 2.5D.