[论文解读] SAILOR: A Scalable and Energy-Efficient Ultra-Lightweight RISC-V for IoT Security

Christian Ewert, Tim Hardow+6 more|arXiv (Cornell University)|Feb 27, 2026

Cryptographic Implementations and Security被引用 0

一句话总结

SAILOR 引入了一个可扩展、极度轻量级的 RV32I 内核，具备 Zkn–Zkt 密码学扩展，基于序列化数据路径，能够在物联网场景中实现最高 13× 的性能/能耗提升和最高 59% 的面积降低，与现有设计相比。

ABSTRACT

Recently, RISC-V has contributed to the development of IoT devices, requiring architectures that balance energy efficiency, compact area, and integrated security. However, most recent RISC-V cores for IoT prioritize either area footprint or energy efficiency, while adding cryptographic support further compromises compactness. As a result, truly integrated architectures that simultaneously optimize efficiency and security remain largely unexplored, leaving constrained IoT environments vulnerable to performance and security trade-offs. In this paper, we introduce SAILOR, an energy-efficient and scalable ultra-lightweight RISC-V core family for cryptographic applications in IoT. Our design is modular and spans 1-, 2-, 4-, 8-, 16-, and 32-bit serialized execution data-paths, prioritizing minimal area. This modular design and adaptable data-path minimizes the overhead of integrating RISC-V cryptography extensions, achieving low hardware cost while significantly improving energy efficiency. We validate our design approach through a comprehensive analysis of area, energy, and efficiency trade-offs. The results surpass state-of-the-art solutions in both performance and energy efficiency by up to 13x and reduce area by up to 59 %, demonstrating that lightweight cryptographic features can be added without prohibitive overhead, and that energy- or area-efficient designs need not compromise performance.

研究动机与目标

• 解决集成密码学而不产生高额面积开销的能效高、紧凑型物联网处理器需求。
• 开发一个小面积、能效高的 RISC-V 内核族，具备可扩展的序列化数据路径（1、2、4、8、16、32 位）和轻量级密码学扩展。
• 在保持基线 RV32I 兼容性和模块化的前提下，实现 Zkn–Zkt 密码学扩展的无缝集成。
• 减轻时序侧信道漏洞并提供可配置硬件扩展，以在面积、能耗和性能之间实现平衡。

提出的方法

• 提出一个名为 SAILOR 的模块化 RV32I 内核族，具备序列化数据路径（1- 到 32 位）和基线 RV32I 接口。
• 结合轻量级密码学扩展 Zkn–Zkt（通过 Zkne/Zknd 的 AES、通过 Zknh 的 SHA-2、通过 Zbkb 的位操作）并尽量降低硬件开销。
• 使用 Serializer1/Serializer2 和 ALU 处理数据块，实现可扩展的数据路径宽度和可配置的移位。
• 添加指令获取缓冲区和简单分支预测器，在保持较低面积的同时提升指令吞吐量。
• 以模块化方式实现对密码学扩展的支持，复用现有的 RV32I 模块（ALU、Loader/Store、Serializer），以尽量减少开销。
• 通过 RISC-V Torture Test 和 Spike 模拟器签名进行设计验证；使用 45 nm 开源单元库与 Design Compiler 在 1、2、4、8、16、32 位序列化路径下进行面积综合。

实验结果

研究问题

• RQ1 序列化数据路径宽度（1–32 位）对 SAILOR 内核的面积、能耗和性能有何影响？
• RQ2 将 Zkn–Zkt 密码学扩展集成到序列化 RV32I 内核中的面积/能耗开销是多少？
• RQ3 在面积、性能和对 cryptographic workloads 的能效方面，SAILOR 相较于最先进的序列化和非序列化 RV32I 内核有何差异？
• RQ4 在保持如常量时间执行等安全属性的前提下，是否可以以最小面积开销集成轻量级密码学扩展？

主要发现

• SAILOR 内核相较于最先进设计在性能和能效方面实现显著提升，最高可达 13×。
• 序列化配置带来适度的面积开销（1.10% 到 2.55%），更宽的路径（32 位）相对于 1 位序列化内核实现面积降低 2.32%。
• 将 Zkn–Zkt 密码学扩展集成后，面积增加在 5.54% 到 62.61% 之间，具体取决于配置；对于 32 位内核，完整的 Zkn–Zkt 最大增加面积可达 38.8%。
• 序列化架构使得对密码学的硬件支持更高效，相较于完整 32 位设计拥有更有利的面积权衡。
• 与 PicoRV32 相比，16 位序列化和 32 位全路径分别实现了 15.49% 和 21.26% 的面积降低，同时实现了密码学扩展。
• 对于完整的 Zkn–Zkt 配置，在不同序列化宽度下的面积开销仍然可控，支持面积-性能-安全性的平衡取舍。