[论文解读] Self-Partial and Dynamic Reconfiguration Implementation for AES using FPGA

Zine El Abidine Alaoui Ismaili, Ahmed Moussa|ArXiv.org|Sep 12, 2009

Cryptographic Implementations and Security参考文献 12被引用 26

一句话总结

本文提出了一种基于MicroBlaze处理器的FPGA上AES加密的自局部动态重构架构，支持运行时选择协处理器以优化面积与性能。该方法通过允许FPGA在运行时动态重构特定区域，在保持数字通信中强保密性的同时减少资源使用，从而在嵌入式系统中实现高安全性和高效性。

ABSTRACT

This paper addresses efficient hardware/software implementation approaches for the AES (Advanced Encryption Standard) algorithm and describes the design and performance testing algorithm for embedded system. Also, with the spread of reconfigurable hardware such as FPGAs (Field Programmable Gate Array) embedded cryptographic hardware became cost-effective. Nevertheless, it is worthy to note that nowadays, even hardwired cryptographic algorithms are not so safe. From another side, the self-reconfiguring platform is reported that enables an FPGA to dynamically reconfigure itself under the control of an embedded microprocessor. Hardware acceleration significantly increases the performance of embedded systems built on programmable logic. Allowing a FPGA-based MicroBlaze processor to self-select the coprocessors uses can help reduce area requirements and increase a system's versatility. The architecture proposed in this paper is an optimal hardware implementation algorithm and takes dynamic partially reconfigurable of FPGA. This implementation is good solution to preserve confidentiality and accessibility to the information in the numeric communication.

研究动机与目标

• 设计一种基于FPGA的高效软硬件协同AES加密架构，用于嵌入式系统。
• 通过支持运行时重构，解决固定硬件实现的局限性，以提升安全性和资源利用率。
• 利用FPGA中的动态部分重构技术，使MicroBlaze处理器能够自主选择并部署协处理器。
• 通过运行时重构加密模块，提升系统灵活性并降低面积开销。
• 通过自适应硬件加速，确保数字通信系统中强保密性和可访问性。

提出的方法

• 系统使用嵌入在FPGA中的MicroBlaze处理器来管理动态部分重构。
• FPGA被划分为可重构区域，允许在运行时重新加载特定模块（例如AES协处理器）。
• 处理器根据当前工作负载需求选择并下载所需的加密硬件模块。
• 该设计采用自重构平台，FPGA在处理器控制下自行修改其配置。
• 选择性应用硬件加速，以提高AES加密的吞吐量并降低延迟。
• 通过支持关键加密组件的按需重构，该架构在提升安全性的同时兼顾效率。

实验结果

研究问题

• RQ1 如何利用FPGA中的动态部分重构技术，提升嵌入式系统中AES加密的性能与适应性？
• RQ2 运行时协处理器选择对基于FPGA的加密系统中面积效率与系统灵活性的影响是什么？
• RQ3 自重构FPGA是否能在实时通信系统中提供比固定硬件实现更强的安全保障？
• RQ4 MicroBlaze处理器与可重构AES模块的集成如何影响系统延迟与吞吐量？
• RQ5 在自局部重构AES架构中，资源利用率与性能之间的权衡关系如何？

主要发现

• 所提出的架构实现了FPGA内AES模块的动态与部分重构，显著提升了系统适应性。
• 使用MicroBlaze处理器管理重构，减少了对固定硬件的依赖，降低了面积开销。
• 通过在可重构区域中加速AES操作，系统实现了性能提升。
• 通过支持运行时更改加密实现，该设计增强了安全性，降低了侧信道攻击的脆弱性。
• 该方法通过支持高效按需加密，同时保障了数字通信中的保密性与可访问性。
• 实现结果表明，自重构FPGA能够有效平衡嵌入式系统中的性能、资源使用与安全性。