[论文解读] Side-Channel Attacks on RISC-V Processors: Current Progress, Challenges, and Opportunities

Mahya Morid Ahmadi, Faiq Khalid+1 more|arXiv (Cornell University)|Jun 16, 2021

Security and Verification in Computing参考文献 29被引用 7

一句话总结

本文研究了RISC-V微处理器中的侧信道漏洞，证明了基于缓存的计时侧信道攻击（如PRIME+PROBE）能够成功从FPGA和商用RISC-V平台上的RSA加密中提取秘密密钥。研究揭示RISC-V易受软件可利用的硬件侧信道攻击，凸显了在架构层面迫切需要轻量级、通用的防御机制，以保护未来的RISC-V系统安全。

ABSTRACT

Side-channel attacks on microprocessors, like the RISC-V, exhibit security vulnerabilities that lead to several design challenges. Hence, it is imperative to study and analyze these security vulnerabilities comprehensively. In this paper, we present a brief yet comprehensive study of the security vulnerabilities in modern microprocessors with respect to side-channel attacks and their respective mitigation techniques. The focus of this paper is to analyze the hardware-exploitable side-channel attack using power consumption and software-exploitable side-channel attacks to manipulate cache. Towards this, we perform an in-depth analysis of the applicability and practical implications of cache attacks on RISC-V microprocessors and their associated challenges. Finally, based on the comparative study and our analysis, we highlight some key research directions to develop robust RISC-V microprocessors that are resilient to side-channel attacks.

研究动机与目标

• 分析侧信道攻击（特别是基于缓存的计时攻击和功耗侧信道攻击）在RISC-V微处理器上的适用性。
• 评估RISC-V在高性能和嵌入式场景下的安全漏洞，尤其是在共享资源被利用的情况下。
• 识别RISC-V中导致软件到硬件侧信道攻击（如跨核心计时泄漏）的架构弱点。
• 为RISC-V构建强大且通用的防御机制奠定基础，使其能抵御侧信道攻击，特别是考虑到其开源和可扩展的ISA特性。
• 通过识别跨层侧信道防护中的关键研究挑战与机遇，指导未来基于安全设计的RISC-V处理器开发。

提出的方法

• 作者在Zedboard FPGA上部署了基于BOOM多核RISC-V设计的Rocket SoC，实现了PRIME+PROBE缓存计时攻击。
• 该攻击也在商用HiFive Unleashed RISC-V多核板上得到验证，以确认其平台无关的漏洞特性。
• 攻击通过测量RSA加密中密钥位0与密钥位1的缓存访问延迟差异，推断出秘密位。
• 研究分析了并发工作负载下的延迟差异，评估了攻击在共享执行环境中的鲁棒性。
• 研究人员评估了RISC-V ISA中缺乏缓解指令（如clflush）的情况，这限制了x86/ARM中常用的传统对策的适用性。
• 对FPGA和ASIC实现的RISC-V进行了对比分析，以评估漏洞的普遍性。

实验结果

研究问题

• RQ1 是否能够成功在RISC-V微处理器上实施如PRIME+PROBE的侧信道攻击，以从加密操作中提取秘密密钥？
• RQ2 RISC-V的架构特性（如其内存模型及缺乏特定指令，如clflush）如何影响基于缓存的侧信道攻击的可行性与有效性？
• RQ3 RISC-V中的计时侧信道漏洞在多大程度上依赖于底层硬件平台？FPGA原型的发现能否推广到商用ASIC？
• RQ4 在设计适用于从嵌入式到高性能系统各类RISC-V实现的通用、轻量级防御机制时，面临哪些关键挑战？
• RQ5 如何利用RISC-V ISA的开放性和可扩展性，来开发对软件可利用硬件侧信道攻击具有抗性的安全设计微架构？

主要发现

• PRIME+PROBE攻击在基于FPGA的Rocket SoC和商用HiFive Unleashed板上均成功提取了RSA加密的秘密密钥位，证实了跨平台的漏洞存在。
• 即使在并发工作负载下，密钥位0与密钥位1的缓存访问模式之间仍存在可测量的延迟差异，从而实现了可靠的密钥恢复。
• 尽管RISC-V中缺少clflush指令，该漏洞依然存在，表明存在不依赖特定特权指令的其他侧信道向量。
• FPGA和ASIC实现中均观察到相同的计时侧信道泄漏，表明该漏洞是RISC-V微架构设计的固有特性，而非实现特定问题。
• 结果表明RISC-V易受Spectre和Meltdown等已知侧信道攻击的影响，暗示其安全影响范围远超缓存计时攻击。
• 研究表明，针对x86和ARM设计的现有防御机制无法直接迁移至RISC-V，亟需开发新型、通用且原生适配RISC-V的防御策略。