[论文解读] SNAP-V: A RISC-V SoC with Configurable Neuromorphic Acceleration for Small-Scale Spiking Neural Networks

K. Gunawardana, Sanka Peeris+5 more|arXiv (Cornell University)|Mar 12, 2026

Advanced Memory and Neural Computing被引用 0

一句话总结

SNAP-V 提供一个基于 RISC-V 的 SoC，具备两个神经形态加速器（Cerebra-S 和 Cerebra-H），针对小规模 SNN 推理进行优化，实现能源高效、实时边缘性能，并实现软件与硬件推理的紧密对齐。

ABSTRACT

Spiking Neural Networks (SNNs) have gained significant attention in edge computing due to their low power consumption and computational efficiency. However, existing implementations either use conventional System on Chip (SoC) architectures that suffer from memory-processor bottlenecks, or large-scale neuromorphic hardware that is inefficient and wasteful for small-scale SNN applications. This work presents SNAP-V, a RISC-V-based neuromorphic SoC with two accelerator variants: Cerebra-S (bus-based) and Cerebra-H (Network-on-Chip (NoC)-based) which are optimized for small-scale SNN inference, integrating a RISC-V core for management tasks, with both accelerators featuring parallel processing nodes and distributed memory. Experimental results show close agreement between software and hardware inference, with an average accuracy deviation of 2.62% across multiple network configurations, and an average synaptic energy of 1.05 pJ per synaptic operation (SOP) in 45 nm CMOS technology. These results show that the proposed solution enables accurate, energy-efficient SNN inference suitable for real-time edge applications.

研究动机与目标

• 为嵌入式/边缘 SNN 推理，提供小规模、可配置的神经形态硬件的需求动机。
• 设计一个将神经形态加速单元整合到 RISC-V 基础上的 SoC（SNAP-V），实现 CPU 与加速器的紧密耦合。
• 开发两种加速器变体（Cerebra-S 和 Cerebra-H），在简化与性能之间取得平衡。
• 在严格偏差范围内展示硬件与软件推理精度，并对边缘部署的能耗与面积指标进行表征。

提出的方法

• 将双核 RISC-V 子系统（MainCore 与 SpikeCore）与 RoCC 接口连接到神经形态加速单元。
• 实现一个专用的 on-chip spike 编码/解码编码硬件单元，以降低延迟。
• Cerebra-S：一个 1024-神经元的瓦片阵列，具全球互连，采用邻接矩阵的突触表示。
• Cerebra-H：一个分层的、集群化的 NoC 架构，具记忆体分布的权重存储，以缓解内存瓶颈。
• 在硬件中实现带有可配置衰减和阈值参数的 LIF 神经元模型，以实现确定性定时。
• 提供硬件-软件协同设计工作流，支持协同仿真与 RTL 验证。

实验结果

研究问题

• RQ1 在 SNAP-V 的不同配置下，软件与硬件 SNN 推理的一致性偏差是多少？
• RQ2 Cerebra-S 与 Cerebra-H 在能耗和时钟频率方面的对比，以及取舍是什么？
• RQ3 片上 spike 编码/解码是否能显著降低延迟并减轻 CPU 的负载，从而实现实时边缘 SNN 推理？
• RQ4 分层 NoC 如何影响小规模 SNN 的 spike 通信可扩展性与确定性？

主要发现

• 软件与硬件推理的平均精度偏差低于 3%（在所有配置中具体为 2.62%）。
• 在 45 nm CMOS 工艺下，平均突触能量为每个突触操作 1.05 pJ（SOP）。
• Cerebra-S 与 Cerebra-H 的功耗分别为 518.01 mW 与 500.10 mW，且最大时钟频率从 10.17 MHz 提升至 96.24 MHz。
• SNAP-V 的神经突组件支持 1024 个神经元，按 32-神经元簇组织，总计 1024 个神经元，系统范围内最多可达 524,288 个突触权重。
• Cerebra-H 引入分层的 NoC 以降低全局路由开销，并实现并发 spike 传播，从而提升能效和时序确定性。
• Cortex-like SpikeCore 通过 RoCC 的协调实现对 RISC-V SoC 内神经形态工作负载的统一管理。