[论文解读] SpiderCat: Optimal Fault-Tolerant Cat State Preparation

Andrey Boris Khesin, Sarah Meng Li+4 more|arXiv (Cornell University)|Mar 5, 2026

Quantum Computing Algorithms and Architecture被引用 0

一句话总结

本论文开发了可扩展且有证明最优性的容错构造，用于 n-qubit CAT (GHZ) 状态在容错重量 t 下，利用 ZX-计算和图论实现最小 CNOT 计数，以及可适应的深度与 ancilla 权衡。

ABSTRACT

The ability to fault-tolerantly prepare CAT states, also known as multi-qubit GHZ states, is an important primitive for quantum error correction. It is required for Shor-style syndrome extraction, and can also be used as a subroutine for doing fault-tolerant state preparation of CSS codewords. Existing approaches to fault-tolerant CAT state preparations have been found using computationally expensive heuristics involving SAT solving, reinforcement learning, or exhaustive analysis. In this paper, we constructively find optimal circuits for CAT states in a more scalable way. In particular, we derive formal lower bounds on the number of CNOT gates required for circuits implementing $n$-qubit CAT states that do not spread errors of weight at most $t$ for $1\leq t \leq 5$. We do this by using fault-equivalent rewrites of ZX-diagrams to reduce it to a problem of characterising certain 3-regular simple graphs. We then provide families of such optimal graphs for infinitely many values of $n$ and $t\leq5$. By encoding the construction of optimal graphs as a constraint satisfaction problem we find explicit constructions for circuits that match this lower bound on CNOT count for all $n\leq50$ and $t \leq 5$ and for nearly all pairs $(n,t)$ with $n\leq 100$ and $t\leq 5$ or $n\leq 50$ and $t\leq 7$, significantly extending the regimes that were achievable by previous methods and improving the resource counts for existing constructions. We additionally show how to trade CNOT count against depth, allowing us to construct constant-depth fault-tolerant implementations using $O(n)$ ancilla and $O(n)$ CNOT gates.

研究动机与目标

• 将 CAT 状态（广义 GHZ 状态）的容错制备用作容错量子误差纠正与综合征提取的原语的动机。
• 在容错下对 n-qubit CAT 状态构建可扩展、可证明最优的电路（在许多结论中 t ≤ 5）。
• 引入 ZX-计算与图论框架以推导下界并构造最优电路。
• 提供基于 SAT 与图的算法，以实现满足在较大范围内的下界的电路（n ≤ 100，t ≤ 5 或某些 n 下 t ≤ 7）。
• 提供一个可调设计工具箱，在保持容错的同时权衡 CNOT 计数、深度与 ancilla 使用。

提出的方法

• 将电路表示为 Pauli 分片中的 ZX-图，以建模门、制备和测量。
• 对 ZX-图应用容错等价改写，以通过构造实现容错 CAT 状态制备。
• 通过将容错 CAT 构造映射到 3-正则图并分析对应未检测故障的边缘割，推导 CNOT 计数下界。
• 通过底层 3-正则（带标记）图和蜘蛛骨架简化来刻画构造到 Z-图的映射。
• 提供对对齐下界的显式基于图的构造，匹配 n ≤ 50 且 t ≤ 5 时的下界，并在可扩展的区间（n ≤ 100, t ≤ 5；n ≤ 50, t ≤ 7）在额外权衡下扩展。
• 通过展示常数深度实现与 O(n) 个 ancilla 和 O(n) 个 CNOT，来体现深度-宽度的权衡。

实验结果

研究问题

• RQ1 在重量 t 的错误下，容错的 n-qubit CAT 状态制备的 CNOT 计数的基本下界是什么？
• RQ2 我们能否对广泛范围的 n 和 t 构造出匹配这些下界的容错 CAT 状态电路（例如 n ≤ 50–100，t ≤ 5–7）？
• RQ3 如何利用 ZX-计算容错等价改写来设计可扩展、深度高效的 CAT 状态电路？
• RQ4 哪些图论结构（3-正则/带标记的图）支撑最优的容错 CAT 状态电路，并如何系统性构造？
• RQ5 在容错 CAT 状态制备中，CNOT 计数、电路深度和 ancilla 使用之间存在哪些权衡，我们是否可以在深/SAT-最优与浅设计之间进行插值？

主要发现

CNOT count	Depth	Ancillas	max t	max n
O(n)	O(n)	O(n)	6	24
≤3n	O(log n)	n	9	19
O(n)	O(n)	O(n)	5	8
n log(t + 1) + n	2 log(t + 1) + 2	≤1	2n	∞

• 一个可扩展的 n-qubit t 容错 CAT 状态构造，CNOT 计数为 O(n)， ancilla 计数为 O(n)，深度为 O(log t)。
• 通过容错等价的 ZX-图改写与 3-正则图特征，推导 t ≤ 5 时所需的 CNOT 数量的形式下界。
• 将容错 CAT 状态电路映射到 3-正则带标记图，提供图论下界与最优性证明。
• 对满足下界的图的显式构造，在所有 n ≤ 50、t ≤ 5 的情况下产生与下界匹配的电路，并在大量 (n, t) 对中（n ≤ 100, t ≤ 5 或 n ≤ 50, t ≤ 7）实现。
• 提供一种在 CNOT 计数与深度之间进行权衡的方法，实现在常数深度的容错实现，配备 O(n) 的 ancilla 与 O(n) 的 CNOT。
• 提供一个实用工具箱（递归、深层/SAT-最优、浅层最优），覆盖 CAT 状态制备的多种资源区间。