[论文解读] Spiker+: a framework for the generation of efficient Spiking Neural Networks FPGA accelerators for inference at the edge

Alessio Carpegna, Alessandro Savino+1 more|arXiv (Cornell University)|Jan 2, 2024

Advanced Memory and Neural Computing被引用 5

一句话总结

Spiker+ 是一个 Python 配置的框架，能够为边缘推理生成基于 FPGA 的、低功耗、低面积的 SNN 加速器，MNIST 和 SHD 基准测试显示具有竞争力的性能和高资源利用率。

ABSTRACT

Including Artificial Neural Networks in embedded systems at the edge allows applications to exploit Artificial Intelligence capabilities directly within devices operating at the network periphery. This paper introduces Spiker+, a comprehensive framework for generating efficient, low-power, and low-area customized Spiking Neural Networks (SNN) accelerators on FPGA for inference at the edge. Spiker+ presents a configurable multi-layer hardware SNN, a library of highly efficient neuron architectures, and a design framework, enabling the development of complex neural network accelerators with few lines of Python code. Spiker+ is tested on two benchmark datasets, the MNIST and the Spiking Heidelberg Digits (SHD). On the MNIST, it demonstrates competitive performance compared to state-of-the-art SNN accelerators. It outperforms them in terms of resource allocation, with a requirement of 7,612 logic cells and 18 Block RAMs (BRAMs), which makes it fit in very small FPGA, and power consumption, draining only 180mW for a complete inference on an input image. The latency is comparable to the ones observed in the state-of-the-art, with 780us/img. To the authors' knowledge, Spiker+ is the first SNN accelerator tested on the SHD. In this case, the accelerator requires 18,268 logic cells and 51 BRAM, with an overall power consumption of 430mW and a latency of 54 us for a complete inference on input data. This underscores the significance of Spiker+ in the hardware-accelerated SNN landscape, making it an excellent solution to deploy configurable and tunable SNN architectures in resource and power-constrained edge applications.

研究动机与目标

• 使在 FPGA 上实现边缘就绪的 Spiking Neural Networks 推理，具备低功耗和小面积。
• 提供一个完全可配置的多层 SNN 硬件架构，支持 FF-FC 和 FC-R 拓扑。
• 开发一个基于 Python 的框架，用于描述网络、训练/量化，并自动生成 VHDL 以在 FPGA 部署。
• 展示在 MNIST 上具有竞争力的性能，并扩展到 SHD 以展示框架的灵活性。

提出的方法

• 引入一个具有 FF-FC 和 FC-R 拓扑及多种 LIF 神经元模型的可配置多层 SNN 架构。
• 开发一套用于优化面积和功耗的高效神经元架构库，包括硬重置/减法重置选项和指数衰减处理。
• 提供一个基于 Python 的网络构建器，用于描述网络、与训练框架（如 snntorch）集成，并在部署时将参数量化为定点数。
• 从高级 Python 描述自动生成 VHDL，以创建带有测试基准的面向 FPGA 的加速器。
• 在 MNIST 和 SHD 上评估，以比较资源使用、功耗和延迟，与最先进的 SNN FPGA 加速器对比。

实验结果

研究问题

• RQ1 Spiker+ 能否在 FPGA 上为边缘推理生成可配置、低面积、低功耗的 SNN 加速器？
• RQ2 Spiker+ 在标准 SNN 基准测试（MNIST）与更新数据集（SHD）在资源、功耗和延迟方面的表现如何？
• RQ3 哪些体系结构和神经元模型的选择在保持边缘 SNN 推理精度的同时，最优化硬件效率？

主要发现

• 在 MNIST 上，Spiker+ 在资源使用极低（7,612 个逻辑单元和 18 个 BRAM）的情况下实现具有竞争力的精度，图片全推理功耗约为 180 mW。
• MNIST 的延迟为每张图像 780 μs，与最先进的 SNN 加速器相当。
• 在 SHD 上，加速器使用 18,268 个逻辑单元和 51 BRAM，总功耗约 430 mW，完整推理延迟为 54 μs。
• Spiker+ 是首次在 SHD 上展示的 SNN 加速器，凸显框架对不同问题的灵活性。
• 该框架能够生成带有 VHDL 模型的硬件，适用于 Xilinx FPGA 板，并包含用于仿真的测试基准。