[论文解读] Spin-Orbit Logic with Magnetoelectric Nodes: A Scalable Charge Mediated Nonvolatile Spintronic Logic

Sasikanth Manipatruni, Dmitri E. Nikonov+3 more|arXiv (Cornell University)|Dec 17, 2015

Ferroelectric and Negative Capacitance Devices参考文献 54被引用 56

一句话总结

本文提出磁电自旋轨道（MESO）逻辑，一种可扩展的非易失性自旋电子学逻辑技术，利用自旋-轨道耦合与磁电开关实现超低功耗运行。该技术展示了开关能量与器件宽度的立方比例关系（E_m ∝ W³）以及与电压的二次方关系（E_m ∝ V²），支持低于100 mV的运行电压，并在100 ps延迟下实现<100 kT的开关能量，同时对高互连电阻具有鲁棒性。

ABSTRACT

As nanoelectronics approaches the nanometer scale, a massive effort is underway to identify the next scalable logic technology beyond Complementary Metal Oxide Semiconductor (CMOS) computing. Such computing technology needs to improve switching energy &amp; delay at reduced dimensions, allow improved interconnects and provide a complete logic/memory family. However, a viable beyond-CMOS logic technology has remained elusive. Here, we propose a scalable spintronic logic device which operates via spin-orbit transduction combined with magneto-electric switching. The proposed Magneto-Electric Spin Orbit (MESO) logic enables a new paradigm to continue scaling of logic performance to near thermodynamic limits for GHz logic (100 kT switching energy at 100 ps delay). The proposed MESO devices scale strongly and favorably with critical dimensions of the device, showing a cubic dependence of switching energy on size, (E_m proportional to W^3), and square dependence on voltage (E_m proportional to V^2). The excellent scaling is obtained thanks to the properties of the spin orbit effects (e.g. Inverse Spin Hall Effect (ISHE) and Inverse Rashba-Edelstein Effect (IREE)) and the dependence of capacitance on size. The operating voltages for these devices are predicted to be &lt; 100 mV allowing a significant jump ahead of historic trends of scaling voltage with size and corresponding reduction of energy. Interconnect resistance is a critical obstacle for scaling beyond 10 nm dimensions. We project a less detrimental impact of interconnect resistance and show that MESO logic is amenable for highly resistive interconnects (100 uOhm.cm-1 mOhm.cm) which opens a possibility to use nano-metallic (width &lt; bulk electron mean free path) or doped semiconducting wires (width&lt;5 nm). A scalable, CMOS compatible, non-volatile logic family proposed here may enable the next multi-generational scaling of computing devices.

研究动机与目标

• 开发一种可扩展的超越CMOS逻辑技术，以克服传统CMOS在纳米尺度下的能量与缩放限制。
• 实现非易失性、电荷介导的逻辑操作，开关能量最小化且速度高。
• 将工作电压降低至100 mV以下，同时保持与器件尺寸有利的缩放关系。
• 减轻亚10 nm技术中互连电阻的影响。
• 设计一种与CMOS工艺兼容、完全集成的逻辑与存储器家族，以支持多代计算技术的缩放。

提出的方法

• MESO器件利用自旋-轨道效应（如逆自旋霍尔效应（ISHE）和逆Rashba-Edelstein效应（IREE））将电荷电流转换为自旋电流。
• 采用磁电（ME）开关，通过极低电压控制器件节点的磁态。
• 器件架构将自旋-轨道材料与磁电异质结构集成，实现低能量损耗的电压控制磁开关。
• 通过器件仿真与能量计算，建模开关能量随宽度（W）与电压（V）的缩放关系，结果表明E_m ∝ W³与E_m ∝ V²。
• 系统设计支持高电阻互连（100–1000 Ω·μm），包括纳米金属线与掺杂半导体线。
• 该方法利用电容缩放与自旋-轨道电阻率，实现有利的能量缩放趋势。

实验结果

研究问题

• RQ1 自旋-轨道效应与磁电效应能否结合，实现在纳米尺度下的非易失性、低功耗逻辑操作？
• RQ2 在该系统中，开关能量随器件尺寸与电压的缩放行为如何？
• RQ3 在可扩展的自旋电子学逻辑架构中，互连电阻的容忍度达到何种程度？
• RQ4 能否在保持<100 ps开关延迟的前提下，将工作电压降至100 mV以下？
• RQ5 所提出的MESO逻辑架构是否与CMOS制造工艺兼容，并可实现多代器件演进的可扩展性？

主要发现

• 开关能量随器件宽度呈立方比例缩放（E_m ∝ W³），在尺寸缩小过程中实现强劲的能量缩放。
• 开关能量随外加电压呈二次方缩放（E_m ∝ V²），支持低于100 mV的运行电压。
• 系统在100 ps延迟下实现<100 kT的开关能量，接近GHz逻辑的近热力学极限。
• 设计对高互连电阻具有鲁棒性，支持使用纳米金属线与亚5 nm掺杂半导体线。
• 器件仿真证实了有利的能量缩放与低电压运行，通过补充分析自旋-轨道电阻率与电容效应得到验证。
• MESO逻辑家族与CMOS兼容，可实现面向未来计算缩放的完整非易失性逻辑/存储系统。