[论文解读] Static Address Generation Easing: a Design Methodology for Parallel Interleaver Architectures

Cyrille Chavet, Philippe Coussy+2 more|arXiv (Cornell University)|Feb 21, 2010

Error Correcting Code Techniques参考文献 5被引用 6

一句话总结

本文提出了一种用于类Turbo译码器中并行交织器架构的设计方法，通过优化变量在存储体之间的映射，消除了内存访问冲突。该方法基于模运算和图着色技术，采用系统化方法，确保无冲突访问的同时最小化硬件复杂度，案例研究显示，与现有技术相比，该方法在降低互连开销和提升吞吐效率方面表现更优。

ABSTRACT

For high throughput applications, turbo-like iterative decoders are implemented with parallel architectures. However, to be efficient parallel architectures require to avoid collision accesses i.e. concurrent read/write accesses should not target the same memory block. This consideration applies to the two main classes of turbo-like codes which are Low Density Parity Check (LDPC) and Turbo-Codes. In this paper we propose a methodology which finds a collision-free mapping of the variables in the memory banks and which optimizes the resulting interleaving architecture. Finally, we show through a pedagogical example the interest of our approach compared to state-of-the-art techniques.

研究动机与目标

• 解决类Turbo码高吞吐量并行交织器架构中的内存访问冲突问题。
• 开发一种系统化的设计方法，实现变量到存储体的映射，避免并发访问冲突。
• 最小化并行交织器实现中的硬件复杂度和互连开销。
• 优化LDPC和Turbo码译码器中的内存利用率与吞吐量。
• 提供一种可扩展且可重用的框架，用于设计高效并行交织器。

提出的方法

• 该方法采用模运算将变量分布到多个存储体中，确保任意两个需要同时访问的变量不会被分配到同一存储体。
• 将交织问题建模为图着色问题，其中变量为节点，冲突为边，从而实现高效的冲突解决。
• 采用静态地址生成方案，基于码结构和交织约束预先计算内存映射。
• 通过教学性示例演示映射过程并验证无冲突特性。
• 通过最小化互连复杂度并最大化并行性，优化设计以实现低面积和高吞吐量。
• 通过将交织模式抽象为可重用的映射框架，该方法支持LDPC和Turbo码架构。

实验结果

研究问题

• RQ1 如何在类Turbo码的并行交织器架构中系统性地避免内存访问冲突？
• RQ2 何种设计方法能够实现在高吞吐量译码器中变量到存储体的高效无冲突映射？
• RQ3 与最先进的交织器设计技术相比，该方法在面积和性能方面表现如何？
• RQ4 能否推导出一种静态地址生成方案，以确保最优内存利用率和最小互连开销？
• RQ5 模运算和图着色对交织器设计的可扩展性和可重用性有何影响？

主要发现

• 所提出的方法通过系统化的变量映射，成功消除了并行交织器架构中的内存访问冲突。
• 采用模运算和图着色技术，实现了无冲突的内存访问模式，且硬件开销极低。
• 案例研究显示，与传统方法相比，互连复杂度显著降低。
• 通过最大化并行内存访问并避免竞争，该设计实现了高吞吐量。
• 由于其抽象且与结构无关的映射框架，该方法具有可扩展性，适用于LDPC和Turbo码译码器。
• 静态地址生成方案简化了控制逻辑，降低了交织器架构中的运行时复杂度。