[论文解读] Statistical Timing Based Optimization using Gate Sizing

Agarwal, Aseem, Kaviraj Chopra+1 more|arXiv (Cornell University)|Oct 25, 2007

Low-power high-performance VLSI design参考文献 9被引用 6

一句话总结

本文提出了一种基于灵敏度的统计门尺寸优化方法，用于在工艺变化下进行时序优化，采用基于扰动边界的有效剪枝算法，避免了完整的延迟分布传播。该方法在ISCAS基准测试中，相较于暴力方法，将99百分位延迟改善了最高10.5%，同时运行时间提速56倍。

ABSTRACT

The increased dominance of intra-die process variations has motivated the field of Statistical Static Timing Analysis (SSTA) and has raised the need for SSTA-based circuit optimization. In this paper, we propose a new sensitivity based, statistical gate sizing method. Since brute-force computation of the change in circuit delay distribution to gate size change is computationally expensive, we propose an efficient and exact pruning algorithm. The pruning algorithm is based on a novel theory of perturbation bounds which are shown to decrease as they propagate through the circuit. This allows pruning of gate sensitivities without complete propagation of their perturbations. We apply our proposed optimization algorithm to ISCAS benchmark circuits and demonstrate the accuracy and efficiency of the proposed method. Our results show an improvement of up to 10.5% in the 99-percentile circuit delay for the same circuit area, using the proposed statistical optimizer and a run time improvement of up to 56x compared to the brute-force approach.

研究动机与目标

• 为应对VLSI设计中日益严重的片内工艺变化挑战，实现精确且高效的时序优化。
• 克服在大型电路中进行门尺寸优化时，暴力统计时序分析的计算不可行性。
• 开发一种方法，计算门尺寸变化对延迟分布的影响，而无需完整传播扰动。
• 通过减少运行时间并保持精度，实现实用的统计时序优化。

提出的方法

• 该方法采用基于灵敏度的方法，估算门尺寸变化对电路延迟分布的影响。
• 提出了一种新颖的扰动边界理论，其边界在电路中传播时逐渐衰减，从而实现对不重要灵敏度的早期剪枝。
• 一种精确的剪枝算法利用这些逐渐衰减的边界，消除不必要的灵敏度计算，且不损失精度。
• 该算法通过仅关注主导的、高影响力灵敏度路径，避免了完整的统计延迟分布重新计算。
• 该方法与统计静态时序分析（SSTA）集成，以在工艺变化下优化99百分位延迟。
• 该方法在ISCAS基准电路上进行了评估，以验证其精度和运行效率。

实验结果

研究问题

• RQ1 如何在统计时序约束下优化门尺寸，以改善最坏情况延迟，而无需全面仿真？
• RQ2 片内工艺变化对电路延迟对门尺寸变化的灵敏度有何影响？
• RQ3 能否使用扰动边界在统计时序分析中系统性地剪枝影响较小的门尺寸变化？
• RQ4 基于递减扰动边界的剪枝在多大程度上能减少运行时间，同时在统计优化中保持精度？
• RQ5 与暴力方法相比，该方法在延迟改善和计算成本方面表现如何？

主要发现

• 所提出的方法在相同电路面积下，使99百分位电路延迟最高改善10.5%，显著提升了时序优化效果。
• 所提出优化器的运行时间最高比暴力方法快56倍，使其在大规模设计中具备实际应用可行性。
• 通过利用衰减的扰动边界，剪枝算法保持了精确性，确保在计算量减少的情况下不损失精度。
• 该方法通过聚焦于统计延迟分布而非确定性的最坏路径，有效处理了片内工艺变化。
• 该方法在ISCAS基准电路上表现出良好的可扩展性，在多个测试用例中均显示出一致的性能提升。
• 结果证实，基于灵敏度的优化结合基于边界的剪枝，对于统计时序驱动的门尺寸优化既准确又高效。