[论文解读] Sums of products of polynomials in few variables : lower bounds and polynomial identity testing

Mrinal Kumar, Shubhangi Saraf|arXiv (Cornell University)|Apr 23, 2015

Complexity and Algorithms in Graphs参考文献 14被引用 5

一句话总结

本文在特征为零的域上，为少变量多项式乘积之和建立了指数下界，表明当每个多项式中的变量数为总变量数的次线性函数时，此类表示所需的大小为超多项式。此外，本文首次为该模型设计了非平凡的确定性黑箱多项式恒等式测试（PIT）算法，在个体度数和扇入受限的条件下实现了次指数时间与准多项式时间，利用了困难性-随机性权衡。

ABSTRACT

We study the complexity of representing polynomials as a sum of products of polynomials in few variables. More precisely, we study representations of the form $$P = \sum_{i = 1}^T \prod_{j = 1}^d Q_{ij}$$ such that each $Q_{ij}$ is an arbitrary polynomial that depends on at most $s$ variables. We prove the following results. 1. Over fields of characteristic zero, for every constant $μ$ such that $0 \leq μ< 1$, we give an explicit family of polynomials $\{P_{N}\}$, where $P_{N}$ is of degree $n$ in $N = n^{O(1)}$ variables, such that any representation of the above type for $P_{N}$ with $s = N^μ$ requires $Td \geq n^{Ω(\sqrt{n})}$. This strengthens a recent result of Kayal and Saha [KS14a] which showed similar lower bounds for the model of sums of products of linear forms in few variables. It is known that any asymptotic improvement in the exponent of the lower bounds (even for $s = \sqrt{n}$) would separate VP and VNP[KS14a]. 2. We obtain a deterministic subexponential time blackbox polynomial identity testing (PIT) algorithm for circuits computed by the above model when $T$ and the individual degree of each variable in $P$ are at most $\log^{O(1)} N$ and $s \leq N^μ$ for any constant $μ< 1/2$. We get quasipolynomial running time when $s < \log^{O(1)} N$. The PIT algorithm is obtained by combining our lower bounds with the hardness-randomness tradeoffs developed in [DSY09, KI04]. To the best of our knowledge, this is the first nontrivial PIT algorithm for this model (even for the case $s=2$), and the first nontrivial PIT algorithm obtained from lower bounds for small depth circuits.

研究动机与目标

• 为以少变量多项式乘积之和表示的多项式算术电路建立强下界。
• 填补对非齐次低深度算术电路理解的空白，特别是深度超过3以及深度4齐次模型之外的情形。
• 为个体度数有界且s为次线性函数的ΣΠ(ΣΠ)^[s]电路类开发首个确定性黑箱恒等式测试算法。
• 通过将困难性-随机性权衡应用于新型电路类，弥合下界与去随机化之间的鸿沟。
• 探讨此类下界是否能导致VP与VNP的分离，鉴于其与电路复杂性的已知关联。

提出的方法

• 构造一个显式多项式族{P_N}，其变量数为N = n^O(1)，次数为n，旨在抵抗以少变量中低次多项式乘积之和的高效表示。
• 应用代数几何与复杂性理论中的技术，特别是平移偏导数方法，证明此类表示的大小Td存在指数下界。
• 利用[DSY09, KI04]中的困难性-随机性权衡，将下界转化为个体度数有界且T, d ≤ log^O(1) N的电路的黑箱PIT算法。
• 采用多项式到齐次分量的递归分解，并利用度数有界的表示方法，控制提取齐次分量时扇入的膨胀。
• 将恒等式测试问题归约为通过困难性-随机性框架构造命中集，当s ≤ log^O(1) N时，命中集大小为准多项式。
• 应用引理3.5在控制顶层扇入增加的前提下提取多项式的齐次分量，从而实现有效电路表示的构建。

实验结果

研究问题

• RQ1 能否为少变量中多项式乘积之和证明指数下界，即使每个多项式中的变量数为总变量数的次线性函数？
• RQ2 此类下界能否被用于为该电路类构造确定性黑箱恒等式测试算法？
• RQ3 能否为个体度数有界且s为次线性函数的ΣΠ(ΣΠ)^[s]电路实现次指数或准多项式时间PIT？
• RQ4 鉴于下界与去随机化之间的已知联系，此类下界的存在是否意味着VP与VNP的分离？
• RQ5 这些技术能否扩展至个体度数无界或更高顶层扇入的电路，而不会使复杂度超过次指数时间？

主要发现

• 对于任意常数μ满足0 ≤ μ < 1，存在一个显式多项式族{P_N}，其为N = n^O(1)个变量中的n次多项式，使得任何形如∑_{i=1}^T ∏_{j=1}^d Q_{ij}的表示，其中每个Q_{ij}最多依赖s = N^μ个变量，均需满足Td ≥ n^{Ω(√n)}。
• 本文首次为ΣΠ(ΣΠ)^[s]模型提出了非平凡的黑箱PIT算法，在T和个体度数有界于log^O(1) N且s ≤ N^μ（对任意μ < 1/2）时，实现次指数时间。
• 当s < log^O(1) N时，PIT算法在准多项式时间内运行，这是该模型的首次此类结果。
• 当s为N的多对数函数时，命中集的构造与算法运行时间均被准多项式函数上界控制。
• 这些下界足够强，足以表明对指数部分的任何渐近改进（例如s = √n）都将导致VP与VNP的分离，依据已知的复杂性理论关联。
• 尽管与Forbes [For]的工作均使用了平移偏导数方法，但因电路类与假设不同，本研究结果与之不可比较。