[论文解读] T-count Optimized Design of Quantum Integer Multiplication

Edgard Muñoz‐Coreas, Himanshu Thapliyal|arXiv (Cornell University)|Jun 15, 2017

Quantum Computing Algorithms and Architecture参考文献 17被引用 11

一句话总结

本论文提出了一种T-count优化、无垃圾输出的量子整数乘法器，仅需$4n+1$量子比特，通过一种新型条件加法器电路实现，该电路消除了输入进位，并用Toffoli门阵列替代了零操作数受控加法器。与Babu的近期工作相比，该设计平均降低了47.55%的T-count，相较于Lin等人的工作节省了62.71%，相较于Jayashree等人的工作节省了26.30%，同时保持了线性量子比特扩展。

ABSTRACT

Quantum circuits of many qubits are extremely difficult to realize; thus, the number of qubits is an important metric in a quantum circuit design. Further, scalable and reliable quantum circuits are based on Clifford + T gates. An efficient quantum circuit saves quantum hardware resources by reducing the number of T gates without substantially increasing the number of qubits. Recently, the design of a quantum multiplier is presented by Babu [1] which improves the existing works in terms of number of quantum gates, number of qubits, and delay. However, the recent design is not based on fault-tolerant Clifford + T gates. Also, it has large number of qubits and garbage outputs. Therefore, this work presents a T-count optimized quantum circuit for integer multiplication with only $4 \cdot n + 1$ qubits and no garbage outputs. The proposed quantum multiplier design saves the T-count by using a novel quantum conditional adder circuit. Also, where one operand to the controlled adder is zero, the conditional adder is replaced with a Toffoli gate array to further save the T gates. To have fair comparison with the recent design by Babu and get an actual estimate of the T-count, it is made garbageless by using Bennett's garbage removal scheme. The proposed design achieves an average T-count savings of $47.55\%$ compared to the recent work by Babu. Further, comparison is also performed with other recent works by Lin et. al. [2], and Jayashree et. al.[3]. Average T-count savings of $62.71\%$ and $26.30\%$ are achieved compared to the recent works by Lin et. al., and Jayashree et. al., respectively.

研究动机与目标

• 设计一种使用Clifford + T门集的容错量子整数乘法器，以最小化T-count。
• 消除现有设计中增加资源开销的垃圾输出和辅助量子比特。
• 通过优化条件加法器电路并用Toffoli门替代部分组件，降低T-count。
• 通过考虑垃圾清除和容错门成本，与近期工作进行公平比较。
• 实现可扩展设计，具有线性量子比特增长和二次T-count扩展。

提出的方法

• 提出一种无垃圾输出、无输入进位的量子条件加法器，减少部分积累加中的T-门使用。
• 将其中一个操作数为零的受控加法器替换为Toffoli门阵列，以消除T-门开销。
• 应用Bennett的垃圾清除方案对Babu的设计进行改造，使其无垃圾输出，从而实现T-count的公平比较。
• 采用Clifford + T门集实现容错计算，以T-count为主要优化指标。
• 通过形式化验证和Verilog仿真验证所有组件的正确性。
• 通过逐步分析部分积累加和加法阶段，推导出总T-count为$21n^2 - 14$。

实验结果

研究问题

• RQ1 如何设计一种T-count最小化的量子整数乘法器，同时消除垃圾输出？
• RQ2 在现有容错量子乘法器中，垃圾输出清除对T-count有何影响？
• RQ3 无输入进位的新型条件加法器是否能减少量子乘法中的T-门使用？
• RQ4 将零操作数受控加法器替换为Toffoli门对T-count和量子比特成本有何影响？
• RQ5 与近期最先进的量子乘法器相比，所提设计在T-count和量子比特效率方面的相对性能如何？

主要发现

• 所提量子整数乘法器在清除垃圾输出后，与Babu的近期设计相比，平均降低了47.55%的T-count。
• 与Lin等人的工作相比，该设计平均降低了62.71%的T-count；与Jayashree等人的设计相比，平均降低了26.30%的T-count。
• 所提设计仅使用$4n+1$个量子比特，无垃圾输出，与Babu的无垃圾版本相比，平均减少了77.07%的总量子比特数。
• T-count呈$\mathcal{O}(n^2)$量级，量子比特数呈$\mathcal{O}(n)$量级，表明资源扩展效率高。
• 所提无输入进位的条件加法器通过消除部分积累加中不必要的T-门操作，减少了T-门使用。
• 形式化证明与Verilog仿真均确认了所有所提组件及整体乘法器电路的功能正确性。