[论文解读] Techniques for combining fast local decoders with global decoders under circuit-level noise

Christopher Chamberland, Luís F. Gonçalves+3 more|arXiv (Cornell University)|Aug 2, 2022

Quantum Computing Algorithms and Architecture被引用 8

一句话总结

该论文提出了一种在电路级噪声下用于表面码的混合解码框架，结合了快速的3D卷积神经网络（NN）局部解码器与全局解码器（如MWPM或Union Find）。局部NN解码器通过纠正局部错误来降低奇偶校验密度，而奇偶校验坍缩和垂直清理策略则减轻了校正引起的错误传播，从而实现更快的全局解码，并达到了约 $ p_{\text{th}} \approx 5 \times 10^{-3} $ 的逻辑错误阈值。

ABSTRACT

Implementing algorithms on a fault-tolerant quantum computer will require fast decoding throughput and latency times to prevent an exponential increase in buffer times between the applications of gates. In this work we begin by quantifying these requirements. We then introduce the construction of local neural network (NN) decoders using three-dimensional convolutions. These local decoders are adapted to circuit-level noise and can be applied to surface code volumes of arbitrary size. Their application removes errors arising from a certain number of faults, which serves to substantially reduce the syndrome density. Remaining errors can then be corrected by a global decoder, such as Blossom or Union Find, with their implementation significantly accelerated due to the reduced syndrome density. However, in the circuit-level setting, the corrections applied by the local decoder introduce many vertical pairs of highlighted vertices. To obtain a low syndrome density in the presence of vertical pairs, we consider a strategy of performing a syndrome collapse which removes many vertical pairs and reduces the size of the decoding graph used by the global decoder. We also consider a strategy of performing a vertical cleanup, which consists of removing all local vertical pairs prior to implementing the global decoder. Lastly, we estimate the cost of implementing our local decoders on Field Programmable Gate Arrays (FPGAs).

研究动机与目标

• 解决容错量子计算中高解码延迟的问题，该问题可能在量子算法执行期间导致指数级缓冲区积压。
• 开发一种可扩展、快速的局部解码器，兼容电路级噪声，以在全局解码前降低奇偶校验密度。
• 减轻局部解码器校正所引入的突出奇偶校验顶点垂直对的形成，这些垂直对可能增加奇偶校验密度并导致逻辑故障。
• 设计高效的后处理策略（奇偶校验坍缩和垂直清理），以保持低奇偶校验密度并确保全局解码的正确性。
• 估算在FPGA上实现本地NN解码器的硬件成本，以实现在量子计算系统中的实时部署。

提出的方法

• 设计一种在旋转表面码时空体积上运行的3D卷积神经网络解码器，实现对任意码尺寸的局部错误纠正。
• 应用本地NN解码器纠正来自恒定数量故障的错误，从而在全局解码前减少活跃奇偶校验缺陷的数量。
• 实施奇偶校验坍缩程序，移除大量垂直突出顶点对，减少全局解码器的解码图规模。
• 引入垂直清理协议，在全局解码前移除局部垂直对，其方向性基于测量周期中点周围奇偶校验密度分布进行选择。
• 在简化后的奇偶校验图上使用最小权重完美匹配（MWPM）作为全局解码器，以实现快速且准确的逻辑错误纠正。
• 通过估算资源需求和吞吐量，对本地解码器进行FPGA部署优化，实现实时运行于量子硬件栈中。

实验结果

研究问题

• RQ1 能否有效将3D卷积神经网络解码器适配于表面码的电路级噪声，以降低奇偶校验密度并加速全局解码？
• RQ2 本地NN解码器的校正如何影响奇偶校验结构，特别是对突出奇偶校验顶点垂直对的形成？
• RQ3 哪些策略（如奇偶校验坍缩或垂直清理）能有效降低奇偶校验密度并防止由垂直对引起的逻辑故障？
• RQ4 在电路级噪声下结合本地NN解码与全局解码时，可实现的逻辑错误阈值是多少？
• RQ5 在实时量子误差纠正流水线中，将所提出的本地NN解码器部署在FPGA上的硬件资源需求是什么？

主要发现

• 所提出的3D卷积NN局部解码器能有效通过纠正来自时空体积中恒定数量故障的局部错误，降低奇偶校验密度。
• 奇偶校验坍缩显著减少了奇偶校验缺陷数量和解码图规模，使全局解码速度更快且性能损失极小。
• 当基于测量周期中点周围奇偶校验密度分布选择方向性时，垂直清理能有效防止由测量误差序列引起的时序逻辑故障。
• 该混合解码方法实现了约 $ p_{\text{th}} \approx 5 \times 10^{-3} $ 的逻辑错误阈值，展示了在电路级噪声下的优异性能。
• 本地NN解码器估计可在FPGA上以低延迟和高吞吐量实现，适用于近期硬件中的实时量子误差纠正。
• 尽管具有优势，垂直清理会将所需码距 $ d_m $ 提高至 $ d_m > 4m - 5 $ 以维持时序距离，这可能使算法运行时间加倍，除非通过其他协议加以缓解。