[论文解读] Ternary circuits: why R=3 is not the Optimal Radix for Computation

Daniel Etiemble|arXiv (Cornell University)|Aug 19, 2019

Low-power high-performance VLSI design参考文献 13被引用 5

一句话总结

本文挑战了长期以来认为 R = 3 是计算最优进制的主张，指出在实际应用中，三进制电路并未优于二进制电路。基于类似 MOSFET 的碳纳米管场效应晶体管（CNTFET）技术，研究表明三进制算术电路（加法器、乘法器）和标准逻辑元件的实现，其晶体管数量始终显著多于对应的二进制实现，通常多出 2.5 至 2.6 倍，远超由信息比 log(3)/log(2) 所预期的 1.58 倍复杂度优势。

ABSTRACT

A demonstration that e=2.718 rounded to 3 is the best radix for computation is disproved. The MOSFET-like CNTFET technology is used to compare inverters, Nand, adders, multipliers, D Flip-Flops and SRAM cells. The transistor count ratio between ternary and binary circuits is generally greater than the log(3)/log(2) information ratio. The only exceptions concern a circuit approach that combines two circuit drawbacks (an additional power supply and a circuit conflict between transistors) and only when it implements circuits based on the ternary inverter. For arithmetic circuits such as adders and multipliers, the ternary circuits are always outperformed by the binary ones using the same technology.

研究动机与目标

• 反驳广泛接受的观点，即进制 R = e ≈ 2.718（四舍五入为 R = 3）是计算的最优进制。
• 评估三进制电路在硬件复杂度、功耗、面积和延迟方面是否相较于二进制电路具有实际优势。
• 分析使用 CNTFET 技术时，三进制与二进制实现中晶体管数量、互连开销和电源需求的差异。
• 确定在何种特定条件下三进制电路可能具备竞争力，并阐明其通常无法超越二进制电路的根本原因。

提出的方法

• 通过类似 MOSFET 的 CNTFET 技术，比较等效二进制与三进制逻辑门（反相器、与非门、或非门）及算术电路（1 位加法器、8×8 乘法器）的晶体管数量。
• 以信息比 log(3)/log(2) ≈ 1.58 作为基准，评估电路复杂度的可接受权衡。
• 分析三进制反相器设计中多电源和直流电流路径的影响，特别是通过开启晶体管实现“中间电平”的方式。
• 评估 D-Flip-Flop 和存储单元（SRAM、DRAM）在三进制与二进制形式下的性能，重点关注晶体管数量和静态功耗。
• 利用基于 CNTFET 的电路设计实测数据，比较不同进制系统之间的硬件复杂度。
• 应用 Hurst 复杂度模型 C = k(R × log N / log R)，并对其进行改进，以考虑不同进制下晶体管成本的非均匀性。

实验结果

研究问题

• RQ1 当以实际晶体管级硬件复杂度进行评估时，R = e 是计算最优进制的理论主张是否成立？
• RQ2 三进制电路能否实现仅比二进制电路高 1.58 倍的硬件复杂度，正如信息比 log(3)/log(2) 所暗示的那样？
• RQ3 哪些具体的电路设计权衡导致三进制电路在算术和时序逻辑中无法超越二进制电路？
• RQ4 在何种条件下——特别是哪些电路类型或设计方法中——三进制电路可能与二进制电路具有竞争力？
• RQ5 尽管 R = 3 具有理论优势，为何工业界在多值逻辑实现（如 MLC/TLC 闪存）中仍偏好 2 的幂次进制（M = 4, 8）而非三进制？

主要发现

• 理论复杂度最小值出现在 R = e 处，但该值极为平缓，C(2) = C(4) = 2.885，C(3) = 2.718，表明 R = 3 相较于 R = 2 仅提升 5.66%，优势微弱。
• 对于 8×8 乘法器，三进制电路需 6,190 个晶体管，而二进制电路仅需 2,382 个，晶体管数量比达 2.60，远超 1.58 的信息比。
• 三进制 1 比特加法器需 124 个晶体管，而 1 位二进制加法器仅需 36 个，比值达 3.44，远差于理论预期的 1.58 倍优势。
• 仅采用三晶体管开启晶体管方式实现的三进制反相器，其晶体管比为 1.25，低于 1.58 的阈值，但该设计需双电源并导致直流电流流动。
• 其余所有三进制实现，包括 D-Flip-Flop 和 SRAM 单元，其晶体管数量均超过二进制等效物的 1.58 倍，比值范围在 1.33 至 2.5 之间。
• 三进制电路中使用多电源和直流电流路径带来了显著缺陷：互连复杂度增加和静态功耗上升，严重削弱了潜在的能效优势。