[论文解读] The Challenges of Hardware Synthesis from C-Like Languages

Stephen A. Edwards|arXiv (Cornell University)|Jan 1, 2004

Embedded Systems Design Techniques被引用 3

一句话总结

本文识别并分析了从类C语言生成数字硬件的核心挑战，重点关注并发性和时序控制。文章认为，尽管已有大量尝试，但基于C的硬件综合仍未达到Verilog和VHDL等HDL的成熟度，主要原因是高级语言语义与硬件执行模型之间存在根本性不匹配。

ABSTRACT

MANY TECHNIQUES for synthesizing digital hardware from C-like languages have been proposed, but none have emerged as successful as Verilog or VHDL for register-transfer-level design. This paper looks at two of the fundamental challenges: concurrency and timing control.

研究动机与目标

• 识别并分析从类C编程语言生成数字硬件的根本性挑战。
• 研究基于C的硬件综合为何未能达到传统寄存器传输级HDL（如Verilog和VHDL）的同等成功水平。
• 审视高级语言构造与低级硬件执行模型之间的语义与结构不匹配。
• 突出在针对硬件时，类C语言中表达并发性和时序控制的困难。
• 为当前综合技术的局限性提供洞见，并指导高层次综合（HLS）的未来研究。

提出的方法

• 分析现有的从类C语言生成硬件的综合技术，与成熟的基于HDL的方法进行对比。
• 研究类C语言中并发性的表示方式，特别是线程类构造如何映射到并行硬件执行。
• 调查类C语言中的时序控制机制及其与精确硬件时序要求的不兼容性。
• 使用形式化分析比较类C语言抽象的表达能力与硬件综合约束之间的差异。
• 评估语言层抽象（如循环、指针、函数调用）对综合复杂度和正确性的影响。
• 结合高层次综合的案例研究和先前工作，说明将类C代码映射到硬件时反复出现的问题。

实验结果

研究问题

• RQ1 为何基于类C语言的硬件综合工具未能像Verilog或VHDL那样获得同等程度的采用率和可靠性？
• RQ2 类C语言构造与硬件执行模型之间存在哪些根本性语义不匹配？
• RQ3 类C语言中的并发抽象如何阻碍其有效映射到并行硬件组件？
• RQ4 类C语言中的时序控制机制在多大程度上支持数字硬件所需的精确时序约束？
• RQ5 当前高层次综合中的关键限制是什么，导致基于C的方法无法与基于HDL的设计流程比肩？

主要发现

• 类C语言引入了大量语义上与硬件执行的确定性、并行性不兼容的抽象。
• 类C语言中的并发通常通过线程或锁建模，无法清晰映射到硬件数据通路或寄存器传输模型。
• 类C语言中的时序控制本质上不精确，难以生成具有可预测且有界延迟的硬件。
• 类C语言缺乏显式的硬件感知构造，导致综合结果不可预测且硬件资源利用率低下。
• 尽管已有多种尝试，但没有任何基于C的综合方法达到了Verilog或VHDL所具备的工具成熟度、验证支持和工业采用水平。
• 本文结论认为，根本挑战不在于实现细节，而在于语言语义与硬件设计需求之间的不匹配。